Фи$. 1 Изобретение относитс к импульсной технике, а именно к формированию импульсов, синхронизированных с опорной (тактовой) импульсной пос ледовательностью, и может быть использовано в приборостроении дл создани измерительных преобразователей . Цель изобретени - повышение быстродействи и расширение функцио нальных возможностей устройства. На фиг, 1 приведена структурна схема устройства дл синхронизации импульсов; на фиг. 2 - временныедиаграммы его работы. Устройство содержит первый регистр 1 сдвига, дополнительный .ре .гистр 2 сдвига, элемент 3 ИЛИ, выхо ную шину 4,-входную шину 5, элемент 6 запрета, шину 7 тактовых импульсо и дополнительную шину 8 задержанных тактовых импульсов. В устройстве дл синхронизации импульсов выходы регистров 1 и 2 сдвига -2 соединены с входами элемента 3 ИЛИ, выход кот рого подключен к выходной шине 4 и управл ющему входу элемента 6 запре jTa, информационный вход которого со динен с входной шиной 5, а выход подключен к информационным входам регистров 1 и 2 сдвига, тактовые вх ды которых соединены соответственно с шинами 7 и 8 тактовых импульсов. Устройство работает следующим образом. В исходном состо нии во всех обо наченных цеп х (фиг. 1), кроме тактовых шин , 7 и 8 (фиг. 2а5б) присутствует нулевой логический уровен При по влении на входной шине 5 еди ничного логического уровн (фиг.2в) последний через разблокированньш элемент 6-запрета поступает на информационные входы регистров 1 и 2 .(фиг. 2г). Фронт ближайшего во врем ни из принимаемых по шинам 7 и 8 тактовых импульсов записывает логич 962 кую единицу в соответствующий регистр . . Выходные сигналы данного регистра через элемент 3 ИЛИ воздействуют.: на управл ющий вход элемента 6 запрета, блокиру входной сигнал на врем продвижени логической единицы по регистру. Благодар этому логическа единица не может быть записана в смежньй регистр фронтами последующих тактовых импульсов после ближайшего во времени к фронту входного сигнала, а лишь продвигаетс по тому регистру, в который записалась раньше. В результате на выходной шине 4 (фиг. 2д) устройства формируетс им пульс, длительность которого равна периоду тактовых импульсов, умноженному на число разр дов сдвигового регистра. При этом стабильность этой длительности равна стабильности периода тактовых импульсов, а задержка относительно фронта входного сигнала не превьш1ает значени временного сдвига тактовых последовательностей на шинах 7 и 8. В частном случае, когда этот сдвиг равен половине периода тактовых импульсов, дл которого и построены временные диаграммы на фиг. 2, задержка фронта выходного импульса устройства относительно входного, определ юща его разрешающую способность , не пр.евьш1ает половины периода тактовых импульсов, что подтверждает с приведенными временньми диаграммами . Минимально возможна пауза между выходными импульсами, определ к ща быстродействие, как видно из диаграммы , также равна половине периода тактовых импульсов. При этом длительт ность входного импульса не должна превышать длительности выходного импульса , т. е. периода тактовых импульсов , умноженного на разр дность сдвигового регистра.Fi $. 1 The invention relates to a pulse technique, namely to the formation of pulses synchronized with a reference (clock) pulse sequence, and can be used in instrument making to create measuring transducers. The purpose of the invention is to increase the speed and expand the functional capabilities of the device. Fig. 1 is a block diagram of a device for synchronizing pulses; in fig. 2 - temporary diagrams of his work. The device contains the first shift register 1, the secondary register 2 shift, element 3 OR, output bus 4, input bus 5, prohibition element 6, bus 7 clock pulses, and additional bus 8 delayed clock pulses. In the device for synchronization of pulses, the outputs of registers 1 and 2 of shift -2 are connected to the inputs of element 3 OR, the output of which is connected to the output bus 4 and the control input of the element 6 is locked jTa, whose information input is connected to the input bus 5, and the output is connected to the information inputs of the registers 1 and 2 of the shift, the clock inputs of which are connected respectively to the tires 7 and 8 clock pulses. The device works as follows. In the initial state, in all the armed circuits (Fig. 1), except for the clock buses 7 and 8 (Fig. 2a5b), there is a zero logic level. When the unit logic level (Fig. 2c) appears on the input bus 5 (5c) the last through The unlocked 6-prohibition element enters the information inputs of registers 1 and 2. (Fig. 2d). The front of the closest one from the received 7 and 8 clock pulses writes a logical unit to the corresponding register. . The output signals of this register through the element 3 OR are affected: on the control input of the prohibition element 6, blocking the input signal for the time of progress of the logical unit in the register. Due to this, the logical unit cannot be written to the adjacent register by the fronts of the subsequent clock pulses after the closest in time to the front of the input signal, and only advances along the register to which it was recorded earlier. As a result, a pulse is formed on the output bus 4 (Fig. 2d) of the device, the duration of which is equal to the period of clock pulses multiplied by the number of bits of the shift register. At the same time, the stability of this duration is equal to the stability of the clock pulse period, and the delay relative to the front of the input signal does not exceed the value of the time shift of clock sequences on buses 7 and 8. In the particular case when this shift is half the clock period, for which the timing charts on FIG. 2, the delay of the front of the output pulse of the device relative to the input, determining its resolution, does not exceed half the period of clock pulses, which is confirmed by the time diagrams given. The minimum possible pause between output pulses, which determines the speed, as can be seen from the diagram, is also equal to half the period of clock pulses. At the same time, the duration of the input pulse should not exceed the duration of the output pulse, that is, the period of clock pulses multiplied by the shift register register.
tt
99
A A