SU1152037A1

SU1152037A1 - Reversible shift register

Info

Publication number: SU1152037A1
Application number: SU833574967A
Authority: SU
Inventors: Михаил Леванович Самхарадзе
Original assignee: Предприятие П/Я Г-4367
Priority date: 1983-04-04
Filing date: 1983-04-04
Publication date: 1985-04-23

Abstract

РЕВЕРСИВНЫЙ РЕГИСТР СДВИГА, содержащий управл ющий элемент И-ИЛИ и в каждом разр деD-триггер и элемент И-ИЛИ, которого соединен сD-входом Б-триггера, С-вход которого соединен с выходом управл ющего элемента И-ИЛИ, первые входы первой и второй групп входов И управл ющего элемента И-ИЛИ вл ютс тактовыми входами регистра сдвига, а вторые входы - первым и вторым управл ющими входами регистра сдвига, пр мые выходы D -триггеров первого и последнего разр дов соединены с первыми входами первых групп входов И элементов И-ИЛИ соответствующих разр дов, вторые входы которых соединены с вторым И первым управл ющими входами регистра сдвига соответственно, пр мой выходD-триггера каждого четного разр да соединен с первым входом первой группы входов И элемента И-ИЛИ последующего разр да, второй вход которого соединен с первым управл ющим входом регистра сдвига, пр мой выход Г-триггера каждого нечетного разр да соединен с первьм входом первой группы входов И элемента И-ИЛИ предыдущего разр да, второй вход которого соединен с вторым управл ющим входом регистра сдвига, пр мой выходD-триггера второго разр да соединен с первым входом второй группы входов И элемента И-1ШИ первого разр да, второй вход которого соединен с вторым управл ющим входом регистра сдвига, пр мой выходD-триггера нечетного разр да перед последним четным разр дом соединен с первым входом второй группы входов И элемента И-ИПИ последующего разр да, втоW рой вход которого соединен с первым управл ющим входом регистра сдвига, отличающийс тем, что, с целью увеличени быстродействи , пр мой выход Б-триггера каждого нечетного разр да, кроме нечетного разр да перед последним четным разр дом, соединен с первым входом второй группы входов И элемента И-ИЛИ последую ,щего нечетного разр да, второй вход которого соединен с первым управл ющим входом регистра сдвига, пр мой выход D -триггера каждого четного разр да соединен с первым входом второй группы входов И элемента И-ИЛИ предьщущего четного разр да, второй вход которого соединен с вторым управл ющим входом регистра сдвига .A REVERSE REGISTER OF SHIFT containing an AND-OR control element and in each bit a D-trigger and an AND-OR element, which is connected to the D input of the B-trigger, whose C input is connected to the output of the control element AND-OR, the first inputs of the first and the second groups of inputs AND control element AND-OR are the clock inputs of the shift register, and the second inputs are the first and second control inputs of the shift register, the direct outputs of the D triggers of the first and last bits are connected to the first inputs of the first groups of inputs AND elements and-or corresponding their bits, the second inputs of which are connected to the second and first control inputs of the shift register, respectively, the direct output of the D-flip-flop of each even digit is connected to the first input of the first group of inputs AND of the AND-OR element of the next bit, the second input of which is connected to the first the control input of the shift register, the direct output of the L-trigger of each odd bit is connected to the first input of the first group of inputs AND of the AND-OR element of the previous bit, the second input of which is connected to the second control input of the shift register, my output D-flip-flop of the second bit is connected to the first input of the second group of inputs AND element 1-1 of the first bit, the second input of which is connected to the second control input of the shift register, the direct output of the D-flip-flop of an odd digit before the last even digit is connected to the first input of the second group of inputs AND of an I-IPI of the subsequent discharge, the second input of which is connected to the first control input of the shift register, characterized in that, in order to increase speed, the direct output of the B-flip-flop of each odd bit, In addition to the odd bit before the last even bit, it is connected to the first input of the second group of inputs AND AND OR element, the second odd bit, the second input of which is connected to the first control input of the shift register, the direct output D of the trigger every even bit Yes, it is connected to the first input of the second group of inputs AND of the AND-OR element of the previous even bit, the second input of which is connected to the second control input of the shift register.

Description

Изобретение относитс к измерительной технике и может быть использовано в цифровых измерительных приборах дл автоматического выбора предела измерени (АВП).The invention relates to a measurement technique and can be used in digital measuring instruments for automatic selection of a measurement limit (WUA).

Целью изобретени вл етс увеличение быстродействи устройства.The aim of the invention is to increase the speed of the device.

На фиг. 1 приведена схема реверсивного регистра сдвига; на фиг. 2 граф-схема и эпюры напр ж(;ний, по сн ющие работу устройства.FIG. 1 shows the scheme of the reverse shift register; in fig. 2 is a graph diagram and diagrams for the sake of stress (;, which explain the operation of the device.

Схема содержит D-триггеры 1-6, элементы И-ИЛИ 7-12, управл ющий элемент И-ИЛИ, ТИ - вход тактовых импульсов переключени пределов измерени (Т - период тактовых импульсов ), Xj - второй управл ющий вход повышени чувствительности (сдвиг влево), Х - первый управл юищй вход понижени чувствительности (сдвиг вправо), - установка регистра в состо ние Q 1, 1 - уровень логической единицы.The circuit contains D-triggers 1-6, elements AND-OR 7-12, control element AND-OR, TI - input of clock pulses for switching measurement limits (T is the period of clock pulses), Xj is the second control input of increasing sensitivity (shift to the left), X - the first control of the lower sensitivity input (shift to the right), - setting the register to the state Q 1, 1 - the level of the logical unit.

Устройство содержит 6-разр дньй реверсивный регистр сдвига, состо щий из D-триггеров 1-6. Выходы триггеров 1-6 (фиг.1) и состо ни регистра сдвига (граф-схема, фиг.2) соответствующие 1-6 пределам, обозначены через О ,.Q ,...,Q. Например, состо ние Q регистра сдвига соответствует тому, что D-триггер 2 находитс в состо нии 1, а все остальные в состо нии О и включен второй предел измерени . D-входы триггеров 1-6 св заны с выходами соответствующих им элементов И-ИЛИ 7-12. Элементы И-ИЛИ 7-12, первые входы первой и второй групп входов И которых св заны с выходами соответствующих триггеров, а вторые входы с первым или вторым управл ющими входами устройства, предназначены дл определени состо ни регистра сдвига, в которое последний переходит при поступлении тактовых импульсов Ж (ТИ) переключени пределов.Свходы триггеров 1-6 объединены и св заны с выходом управл ющего элемента (И-ИЛИ) 13, предназначенного дл блокировки тактовых импульсов, когда предел выбран (х,Х2 1) и подачи последних на G-вхЬды триггеров 1-6, когда поступают признаки повышени (х2Х 1) или понижени (х х 1) чувствительности. Сигналы с выходов элементов И-ИЛИ 7-12, поступающие на D-вХоды триггеров 1-6, предетавиг ютс соотпетс.треино переключательными функци миThe device contains a 6-bit reverse shift register consisting of D-flip-flops 1-6. The outputs of the flip-flops 1-6 (Fig. 1) and the states of the shift register (graph-diagram, Fig. 2) corresponding to the 1-6 limits, are denoted by O, .Q, ..., Q. For example, the state of the Q shift register corresponds to the fact that D-flip-flop 2 is in state 1, and all others are in state O and the second measurement limit is on. The D inputs of triggers 1-6 are associated with the outputs of their corresponding elements AND-OR 7-12. The AND-OR elements 7-12, the first inputs of the first and second groups of inputs And which are connected to the outputs of the respective flip-flops, and the second inputs with the first or second control inputs of the device, are designed to determine the state of the shift register to which the latter transitions upon entering clock pulses W (TI) switching limits. The inputs of the flip-flops 1-6 are combined and connected to the output of the control element (AND-OR) 13, designed to block the clock pulses when the limit is selected (x, X2 1) and feed the last to G -in triggers 1-6, when signs of an increase (x2X 1) or decrease (xx 1) sensitivity are received. The signals from the outputs of the elements AND-OR 7-12, arriving at the D-ins of the flip-flops 1-6, are given by the corresponding trip functions.

D, Xi(q,+Q,,); D2 Xi(Q3-t- Q);D, Xi (q, + Q ,,); D2 Xi (Q3-t-Q);

D x,(Q,+ QP;, n, x,,( Q);D x, (Q, + QP ;, n, x ,, (Q);

DS x,(Q,+ Q); D(; x(Q5.+ QJ .DS x, (Q, + Q); D (; x (Q5. + QJ.

Указанные переключательные функци отражают св зи D-входов D-триггеров 1-6 через соответствующие им элемент И-ИЛИ 7-12 с выходами двух триггеров и управл ющими входами х или х.These switching functions reflect the connections of the D inputs of D flip-flops 1-6 through their corresponding AND-OR elements 7-12 with the outputs of two flip-flops and the control inputs x or x.

Устройство работает следующим образом .The device works as follows.

В исходном состо нии регистр сдвига находитс в состо нии Q,T.e. включен 6-й предел измерени . Это состо ние устанавливаетс сигналом УстР(, (фиг.2) в момент времени tg. Измер ема величина соответствует Ж 1-у пределу измерени- . К моменту времени t на D-входе триггера 4 установлен единичный уровень, а на D-BXOдах остальных триггеров - нулевой уровень, так как Q(, 1, 2 х О, а пр мые выходы триггеров 1-5 равны нулю. Поэтому в момент времени t по фронту тактового импульса ТИ устанавливаетс состо ние а 1, т.е. включаетс 4-й предел измерени Этот пер1еход на граф-схеме работы устройства (фиг,2) обозначен дугой (Qt началу которой приписан сигнал повышени чувствительности х. Аналогично, в моменты времени tj и tj включаютс соответственно 2-й и 1-й пределы измерени , т.е. регист переходит в состо ни Q и Q . На граф-схеме (фиг.2) эти переходы обозначены дугами ( Q) и (Q, Q началам которых приписан сигнал х.In the initial state, the shift register is in the Q, T.e state. The 6th measurement limit is enabled. This state is set by the signal UFR (, (Fig.2) at the moment of time tg. The measured value corresponds to the F 1-y measurement limit. To the time t, the D-input of the trigger 4 is set to a single level, and to D-BXOdes the rest The triggers are zero, since Q (, 1, 2 x O, and the direct outputs of triggers 1-5 are equal to zero. Therefore, at time t, the state a 1 is set at the leading edge of the clock pulse TI, i.e. 4 Measurement limit This transfer on the graph-diagram of the device operation (FIG. 2) is indicated by an arc (Qt to the beginning of which a signal is assigned is raised sensitivity x. Similarly, at times tj and tj, the 2nd and 1st measurement limits are switched on, i.e., the register changes to the Q and Q states. In the graph diagram (Fig. 2), these transitions are indicated by arcs ( Q) and (Q, Q to the beginning of which the signal x is assigned.

В момент времени t состо ние регистра сдвига не измен етс , т.е. остаетс включенным 1-й предел измерени , несмотр на присутствие сигнала , (х 1) повышение чувствительности . Это объ сн етс тем, что выход Q триггера 1 через элемент И-ИЛИ 7 св зан с D-входом этого же триггера. Аналогично, если вклмчен максимальный предел измерени (в данном случае 6-й) и поступает сигнал х 1 (понижение чувствительности или сдвиг вправо), то остаетс включенным этот же предел, так как выход Q , триггера 6 через элемент И-ИЛИ 12 св зан с D-входом этого же триггера.с 31 На эгтарах н пр жений (фиг.2) пока зан также 4-го предела измерени . При этом в моменты времени t., t и t, произвол тс соответственно переключени с 1-го на 3-й, с 3-го на 5-й, а с 5-го на 4-й пределы измерений . Этим переключением на графсхеме соответствуют дуги (Q ,0 ), (Q, Q и (Q j-, Q), началам кото .|рых приписаны сигналы х,, х и х. соответственно. В момент времени tg 74 состо ние регистра сдвига не измен етс , т.е. остаетс включенным А-й предел измерени , так как 1 соответствует признаку предел выбран и тактовый имп/льс не поступает на С-входьг триггеров 1-6. Выбранный предел остаетс включенным до тех пор, пока вновь не поступ т сигналы повышени или понижени чувствительности.At time t, the state of the shift register does not change, i.e. the 1 st measurement limit remains active, despite the presence of a signal, (x 1) sensitivity increase. This is due to the fact that the output Q of the trigger 1 through the element AND-OR 7 is associated with the D input of the same trigger. Similarly, if the maximum measurement limit is turned on (in this case, the 6th) and a signal x 1 is received (desensitization or shift to the right), the same limit remains enabled, since the output Q, trigger 6 is connected through the AND-OR element with the D input of the same trigger. With 31 on the egretars of the yarns (Fig. 2), the 4th measurement limit is also occupied. At the same time, at the instants of time t., T and t, it is arbitrary to switch from the 1st to the 3rd, from the 3rd to the 5th, and from the 5th to the 4th measurement range, respectively. This switch on the graph scheme corresponds to arcs (Q, 0), (Q, Q and (Q j-, Q), to the beginnings of which | ry signals x ,, x and x are assigned. At time tg 74, the state of the shift register does not change, i.e., the A-th measurement limit remains on, since 1 corresponds to the characteristic limit and the clock pulse is not sent to the C-input of triggers 1-6. The selected limit remains on until signals to increase or decrease sensitivity.

ycm.Q ТИycm.Q TI

Уг XiYi xi

.Wi.Wi

X,X,

.5.five

XfXf

ii

XfXf

фс/s.Zfs / s.Z

Claims

РЕВЕРСИВНЫЙ РЕГИСТР СДВИГА, содержащий управляющий элемент И-ИЛИ и в каждом разрядеD-триггер и элемент И-ИЛИ, выход которого соединен сD-входом D-триггера, С-вход которого соединен с выходом управляющего элемента И-ИЛИ, первые входы первой и второй групп входов И управляющего ** элемента И-ИЛИ являются тактовыми входами регистра сдвига, а вторые входы - первым и вторым управляющими входами регистра сдвига, прямые выходы D-триггеров первого и последнего разрядов соединены с первыми входами первых групп входов И элементов И-ИЛИ соответствующих разрядов, вторые входы которых соединены с вторым И первым управляющими входами регистра сдвига соответственно, прямой выходD-триггера каждого четного разряда соединен с первым входом первой группы входов И элемента И-ИПИ последующего разряда, второй вход которого соединен с первым управляющим входом регистра сдвига, прямой выходD-триггера каждого нечетного разряда соединен с первым входом первой группы входов И элемента И-ИЛИ предыдущего разряда, второй вход которого соединен с вторым управляющим входом регистра сдвига, прямой выходD-триггера второго разряда соединен с первым входом второй группы входов И элемента И-ИЛИ первого разряда, второй вход которого соединен с вторым управляющим входом регистра сдвига, прямой выходD-триггера нечетного разряда перед последним четным разрядом соединен с первым входом второй группы входов И элемен- 5 та И-ИПИ последующего разряда, второй вход которого соединен с первым управляющим входом регистра сдвига, отличающийся тем, что, с целью увеличения быстродействия, прямой выход D-триггера каждого нечетного разряда, кроме нечетного разряда перед последним четным разрядом, соединен с первым входом второй группы входов И элемента И-ИЛИ последую|Щего нечетного разряда, второй вход которого соединен с первым управляющим входом регистра сдвига, прямой выход D -триггера каждого четного разряда соединен с первым входом второй группы входов И элемента И-ИЛИ предыдущего четного разряда, второй вход которого соединен с вторым управляющим входом регистра сдвига.REVERSE SHIFT REGISTER, containing the AND-OR control element and, in each category, the D-trigger and the AND-OR element, the output of which is connected to the D-input of the D-trigger, the C-input of which is connected to the output of the AND-OR control element, the first inputs of the first and second the groups of inputs AND of the control ** AND-OR element are clock inputs of the shift register, and the second inputs are the first and second control inputs of the shift register, the direct outputs of the D-flip-flops of the first and last bits are connected to the first inputs of the first groups of inputs AND elements of the AND-ORbits, the second inputs of which are connected to the second AND first control inputs of the shift register, respectively, the direct output of the D-trigger of each even bit is connected to the first input of the first group of inputs AND of the I-IPI element of the subsequent discharge, the second input of which is connected to the first control input of the shift register, direct the output of the D-trigger of each odd discharge is connected to the first input of the first group of inputs AND of the AND-OR element of the previous discharge, the second input of which is connected to the second control input of the shift register, direct output D- the trigger of the second category is connected to the first input of the second group of inputs AND of the AND-OR element of the first category, the second input of which is connected to the second control input of the shift register, the direct output of the D-trigger of the odd discharge before the last even discharge is connected to the first input of the second group of inputs AND element that I-IPI of the subsequent discharge, the second input of which is connected to the first control input of the shift register, characterized in that, in order to increase performance, the direct output of the D-trigger of each odd discharge, except for the odd number row before the last even digit, connected to the first input of the second group of inputs AND AND AND OR element of the next odd digit, the second input of which is connected to the first control input of the shift register, the direct output of the D-trigger of each even digit is connected to the first input of the second group of inputs And the AND-OR element of the previous even discharge, the second input of which is connected to the second control input of the shift register.