SU1116432A1 - Микропрограммный процессор со средствами быстрого прерывани - Google Patents

Abstract

МИКРОПРОГРАММНЫЙ ПРОЦЕССОР СО СРЕДСТВАМИ БЫСТРОГО ПРЕРЫВАНИЯ, содержащий регистр состо ни , блок прерываний, блок синхронизации, блок приемников данных, блоки передатчиков данных и адреса, регистр адреса, блок регистров, операционный блок, коммутатор, регистр команд, формирователь импульсов, регистр микрокоманд, блок микропрограммной пам ти и блок формировани  адреса микрокоманды, управл ющий вход, первый и второй информационные входы и выход которого соединены соответственно с выходом формировател  импульсов , первым адресным выходом регистра микрокоманд, первым выходом регистра команд и Адресным входом блока микропрограммной пам ти, управл ющий вход и выход которого подключены соответственно к выходу формировател  импульсов и входу реВСЕСОЮЗНАЯ «АТЕИТЙО- и техцИШИЦ гистра микрокомандi управл ющий вход, информационный вход, первый, второй и третий адресные входы блока регистров соединены соответственно с выходом формировател  импульсов, первым выходом операционного блока, вторым выходом регистра команд, вторым адресным выходом регистра микрокоманд и первым выходом регистра адреса, синхровход, информационный вход и второй выход которого подключены соответственно к выходу формировател  импульсов, первому выходу операционного блока и информационному входу блока передатчиков адреса, первый и второй информацион (/ ные входы операционного блока соединены с выходами соответственно коммутатора и блока регистров, а второй выход операционного блока под§ ключен к информационным входам регистра состо ний и блока передатчиков данных и третьему информационному входу блока формировани  адреса микрокоманды, управл ющий вход, первый, второй, третий и четвертый о: информационные входы коммутатора сое динены соответственно с выходом фор00 мировател  импульсов, информационным выходом блока приемников данных, информационным выходом регистра состо ний , вторым выходом операционного блока и выходом константы регистра микрокоманд, информа1;ионный вход и первый выход блока прерываний подключены к управл ющему входу-выходу процессора, а синхровход, управл ющий вход и второй выход блока прерываний соединены соответственно с выходом формировател  импульсов, признаковым выходом регистра состо 

Description

НИИ и четвертым информационным входом блока формировани  адреса микрокоманды , синхровход регистра состо ни  и управл ющий вход операционного блока соединены с выходом формировател  импульсов, вход формировател  импульсов подключен к операционному выходу регистра микрокоманд , синхровход и информационный вход регистра команд соединены соответственно с выходом формировател  импульсов и информационным выходом блока приемников данных, вход которого подключен к информационному входу-выходу процессора, выходы блока передатчиков данных и блока передатчиков адреса соединены соответственно с информационным и управл ющим входами-выходами процессора, а управл ющие входы этих блоков подключены к выходу блока синхронизации , вход управлени  чтением/записью которого соединен с выходом формировател  импульсов, а вход управлени  режимом и выход блока синхронизации подключены к управл ющему входу16432

выходу процессора, отличающ и и с   тем, что, с целью повышени  быстродействи , он содержит блок признака обработки прерывани , включающий два элемента И, два элемента ИЛИ и триггер, информационный вход, синхровход и выход которого соединены соответственно с выходами первого и второго элементов ИЛИ и п тым информационным входом блока формировани  адреса микрокоманды , шестой информационньм вход которого подключен к выходу дополнительного признака регистра состо ний , первый и второй входы первого элемента ИЛИ соединены с выходами соответственно первого и второго элементов И, первые входы которых подключены к выходу формировател  импульсов и входам второго элемента ИЛИ, а вторые входы первого и второго элементов И соединены соответственно с признаковым выходом блока приемников данных и выходом константы регистра микрокоманд .

1

Изобретение относитс  к вычислительной технике и предназначено дл  применени  в цифровых вычислительных машинах с микропрограммным управлением и системой прерывани .

Известен процессор, в котором нар ду с обычным прерыванием, предусмаривающим автоматическое сохранение счетчика команд, регистра состо ни  и всех рабочих регистров процессора в стеке, предлагаетс  дл  быстрых прерываний сохран ть и восстанавливать автоматически в стеке только счетчик команд и регистр состо ни  с целью уменьшени  времени прерывани  С 1 1.

Недостаток этого устройства - низкое быстродействие выполнени  опера1№1И прерывани , обусловленное медленной реализацией обработки прерывани .

Известен процессор, содержащий общую шину, блоки управлени  общей шиной, прерываний, приемников данных

передатчиков данных, передатчиков адреса, обработки, регистров, регистр адреса, регистр состо ни , регистр команд и узел управлени  j 2

Недостаток этого устройства жестка  аппаратна  реализаци  управлени , ограничивающа  его функциональные возможности: обеспечивает только медленную программную обработку прерываний и медленную реакцик на прерывание.

Наиболее близким техническим решением к изобретению  вл етс  процессор с микропрограммной реализацией узла управлени  и векторной системой прерывани , содержащий регистр состо ни , блок прерываний, блок синхронизации, блок приемников данных , блоки передатчиков данных и адреса, регистр адреса, блок регистров , операционный блок, коммутатор, регистр команд, формирователь импульсов , регистр микрокоманд, блок микропрограммной пам ти и блок формиро3

вани  адреса микрокоманды, первый и второй информационные входы и выход которого соединены соответственно с первым адресным выходом регистра микрокоманд, первым выходом регистра команд и адресным входом блока микропрограммной пам ти, выход которого подключен к входу регистра микрокоманд, информационный вход, первый, второй и третий адресные блока регистров соединены соответственно с первым выходом операционного блока, вторым выходом регистра команд, вторым адресньм выходом регистра микрокоманд и первым выходом регистра адреса, информационный вход и второй выход которого подключены соответственно к первому выходу операционного блока и информационному входу блока передатчиков адреса, первый и второй информационные входы операционного блока соединены с выходами соответственно коммутатора и блока регистр а второй выход операционного блока подключен к информационным входам регистра состо ни  и блока передатчиков данных и третьему информационному входу блока формировани  адреса микрокоманды, первый - четвертый информационные входы коммутатор соединены соответственно с информационным выходом блока приемников данных, информационным выходом регистра состо ни , вторым выходом операционного блока и выходом константы регистра микрокоманд, информационный вход и первый выход блока прерываний подключены к управл ющему входу-выходу процессора, а управл ющий вход и второй выход блока пррываний соединены соответственно с признаковым выходом регистра сост ни  и четвертым информационным входом блока формировани  адреса микрокоманды , синхровходы регистра состони , блока прерываний, регистров адреса и команд и управл ющие входы блоков микропрограммной пам ти, регистров , формировани  микрокоманд , операционного блока, коммутатора соединены с выходом формировател  импульсов, вход которого подключен к операционному входу регистра микрокоманд, информационный вход регистра команд соединен с информационным выходом блока приемников данных, вход которого подключен

324

к информационному входу-выходу процессора , выходы блока передатчиков данных и блока передатчиков адреса соединены соответственно с информационным и управл ющим входами-выходами процессора, а управл ющие входы этих блоков подключены к выходу блока синхронизации, вход управлени  чтением/записью которого соединен

с выходом формировател  импульсов, а вход управлени  режимом и выход блока синхронизации подключены к управл ющему входу-выходу процессора З.

Недостатком известного устройства  вл етс  низкое быстродействие выполнени  операции прерывани , обусловленное медленной программной реализацией .алгоритма обработки прерывани , а также необходимость сохранени  и восстановлени  минимум двух регистров (счетчика команд и регистра состо ний), а во многих случа х и всех универсальных регистров, что

удлин ет врем  сохранени  и восстановлени  состо ни  программы

Цель изобретени  - повышение быстродействи  процессора путем уменьшени  времени сохранени  и восстановлени  состо ни  программы при прерывани х путем запоминани  одного регистра (регистра состо ни ) вместо нескольких (от 2 до 8) и уменьшени  времени обработки прерывани  благодар  возможности микропрограммной реализации алгоритма обработки прерывани  .

Поставленна  цель достигаетс 

тем, что в микропрограммный процессор. содержащий регистр состо ни , блок прерываний, блок синхронизации, блок приемников данных, блоки передатчиков данных и адреса, регистр

адреса, блок регистров, операционный блок, коммутатор, регистр команд, формирователь импульсов, регистр микрокоманд , блок микропрограммной пам ти и блок формировани  адреса

микрокоманды, управл ющий вход, первый и второй информационные входы и выход которого соединены соответртвенно с выходом формировател  импульсов , первым адресным выходом

регистра микрокоманд, первым выходом регистра команд и адресным входом блока микропрограммной пам ти, управл ющий вход и выход которого подключены соответственно к выходу формировател  импульсов и входу регистра микрокоманд, управл ющий вход, информационный вход, первый, второй и третий адресные входы блока регистров соединены соответственно .с выходом формировател  импульсов первым выходом операционного блока, вторым выходом регистра команд, вторым адресным выходом регистра микрокоманд и первым выходом регистра адреса, синхровход, информационньй вход и второй выход которого подключены соответственно к выходу формировател  импульсов, первому выходу операционного блока и информационному входу блока передатчиков адреса первый и второй информационные входы операционного блока соединены с выходами соответственно коммутатора и блока регистров, а второй выход операционного блока подключен к информационным входам регистра состо ни  и блока передатчиков данны и третьему информационному входу блока формировани  адреса микрокоманды , управл ющий вxoд, первый, вто рой, третий и четвертый информационные входы коммутатора соединены соот ветственно с выходом формировател  импульсов, информационным выходом блока приемников данных, информацион ным выходом .регистра состо ни , вторым выходом операционного блока и выходом константы регистра микрокоманд , информационньй вход и первый выход блока прерываний подключены к управл ющему входу-выходу процессора , а синхровход, управл ющий вход и второй выход блока прерываний соединены соответственно с выходом формировател  импульсов, признаковым выходом регистра состо ни  и четвертым информационным входом блока формировани  адреса микрокоманды синхровход регистра состо ни  и управл ющий вход операционного блока соединены с выходом формировател  импульсов, вход которого подключен к операционному выходу регистра микрокоманд , синхровход и информационный вход регистра команд соединены соответственно с выходом формировате л  импульсов и информационным выходом блока приемников данных, вход которого подключен к информационному входу-выходу процессора, выходы блока передатчиков данных и блока передатчиков адреса соединены соотве ственно с информационным и управл ющим входами-выходами процессора, а управл ющие входы этих блоков подключены к .выходу блока синхронизации , вход управлени  чтением/записью которого соединен с выходом формировател  импульсов, а вход управлени  режимом и выход блока синхронизации подключены к управл ющему входу-выходу процессора, введен блок признака обработки прерывани , включающий два элемента И, два элемента ИЛИ и триггер, информационный |Вход, синхровход и выход которого соединены соответственно с выходами первого и второго элементов ИЛИ и п тым информационным входом блока формировани  адре.са микрокоманды, шестой информационный вход которого подключен к выходу дополнительного признака регистра состо ни , первый и второй входы первого элемента ИЛИ соединены с выходами соответственно первого и второго элементов И, первые входы которых подключены к выходу формировател  импульсов и входам второго элемента ИЛИ, а вторые входы первого и второго элементов И соединены соответственно с признаковым выходом блока приемников данных и выходом константы регистра микрокоманд. На фиг. 1 представлена блок-схема микропрограммного процессора на фиг. 2-8 функциональные схемы соответственно блока формировани  адреса микрокоманд, блока прерываний, блока синхронизации, операционного блока, регистра состо ни , блока регистров, формировател  импульсов; на фиг. 9 - временна  диаграмма работы блока прерываний; на фиг. 10 то же, блока синхронизации; на фиг. 11 - то же, формировател  импульсов , блоков регистров, формировани  адреса микрокоманд, операционного блока и регистра 1 состо ни ; на фиг.12- таблица входов-выходов узла перекодировки формировател  импульсов. Микррпрограммньй процессор со средствами быстрого прерывани  содержит , регистр 1 состо ни , блок 2 прерываний, блок 3 синхронизации, блок 4 приемников данных, блок 5 передатчиков данных, блок 6 передатчиков адреса, регистр 7 адреса, блок 8 регистров, операционный блок 9, коммутатор 10, регистр 11 команд формирователь 12 импульсов, регистр 13 микрокоманд, блок 14 микропрограммной пам ти, блок 15 формировани  адреса микрокоманды, блок 16 признака обработки прерывани , содержащий первый 17 и второй 18 элементы И, первьй 19 и второй 20 элементы ИЛИ и триггер 21. Первый и второй информационные входы и выход блока 15 формировани  адреса микрокоманды соединены соответственно с первым адресным выходом регистра 13 микрокоманд, первым вьгходом регистра 11 команд и адресным входом блока 14 микропрограммной пам ти. Выход блока 14 подключен к входу регистра 13 микрокоманд. Информационный вход, первый - третий адресны входы блока 8 регистров соединены соответственно с первым выходом опе рационного блока 9, вторым выходом регистра 11 команд, вторым адресным выходом регистра 13 микрокоманд и первым выходом регистра 7 адреса. Информационный вход и второй регист 7адреса подключены соответственно к первому выходу операционного блока 9 и информационному входу блока передатчиков адреса. Первый и второ информационные входы операционного блока 9 соединены соответственно с выходами коммутатора 10 и блока 8регистров. Второй выход операцион ного блока 9 подкл1Ьчен к информациOHHbiM входам регистра 1 состо ни , блока 5 передатчиков данных и треть му информационному входу блока 15 формировани  адреса микрокоманды. Первый - четвертый информационные входы коммутатора 10 соединены соот ветственно с информационным выходом блока 4 приемников данных, информационным выходом регистра 1 состо ни вторым выходом операционного блока и выходом константы регистра 13 микрокоманд. Информационньй вход и первый выход блока 2 прерываний под ключены к управл ющему входу-выходу 22 процессора. Управлйющий вход и второй выход блока 2 соедине ны соответственно с признаковым выходом регистра 1 состо ни  и четвер тым информационным.входом блока 15 формировани  адреса микрокоманды. Синхровходы регистра 1 состо ни , б ка 2 прерываний, регистров 7 адреса и 11 команд и управл ющие входы блоков 8 регистров, 14 микропрограммной пам ти, 15 формировани  адреса микрокоманд , 9 операционного блока, 10коммутатора, а также первые входы элементов 17, 18 И блока 16 соединены с выходом формировател  12 импульсов. Вторые входы первого 17 и второго 18 элементов И соединены соответственно с признаковым выходом блока 4 приемников данных и выходом константы регистра 13 микрокоманд. Входы первого 19 элемента ИЛИ соединены с выходами первого 17 и второго 18 элементов И. Первый и второй входы второго 20 элемента ИЛИ соединены соответственно с первыми входами элементов 17 и 18 И. Информационный вход, синхровход и выход триггера 21 соединены cootBeTCTBeHHo с выходами первого 19, второго 20 элементов ИЛИ и п тым информационным входом блока 15 формировани  адреса микрокоманды. Шестой информа ионный вход блока 15 подключен к выходу дополнительного признака регистра 1 состо ни . Вход формировател  12 импульсов подключен к операционному выходу регистра 13 микрокоманд . Информационный вход регистра 11команд соединен с информационным выходом блока 4 приемников данных, вход которого подключен к информационному входу-выходу 23 процессора. Выходы блока 5 передатчиков данных и блока 6 передатчиков адреса соединены соответственно с информационным 23и управл ющим 22 входами-выходами процессора, а управл ющие входы этих блоков подключены к выходу блока 3 синхронизации. Вход управлени  чтением/записью блока 3 синхронизации соединен с выходом формировател  12 импульсов, а вход управлени  режимом и выход блока 3 синхронизации подключены к управл ющему 22 входувыходу процессора. Блок 15 формировани  адреса микрокоманд содержит регистр 24 адреса микрокоманд, сумматор 25, коммутаторы 26-30, элемент 31 И-НЕ. При этом выходы коммутаторов 27, формирующих старшие разр ды 15-4 адреса микрокоманды и выходы коммутаторов 28 и 29, формирующих младшие 3-0 разр ды адреса микрокоманды, соединены с информационным входом регистра 24адреса микрокоманд. Первые-четвертые информационные входы коммутато-ров 27-29 соединены соответственно с выходом сумматора 25, первым 32, вторым 33, третьим 34 информационными входами блока 15. Выход регистра 24 соединен с первым входом сумматора 25 и выходом 35 блока 15. П тые информационные входы коммутат ров 28 и 29 соединены с выходами коммутаторов 26. П тый, шестой и седьмой информационные йходы коммутатора 30 соединены соответственно с четвертым 36, п тым 37 и шестым 38 информационными входами блока 15 . Первый-четвертый информационные входы коммутатора 30 соединены шиной 39 с признаками результата опер ций, поступающими на третий 34 информационный вход блока 15. Инверсный выход коммутатора 30 соединен с первым входом элемента 31 И-НЕ, выход которого соединен с вторыми управл ющими входами коммутаторов 27 и третьими управл ющими входами ком мутаторов 28 и 29. Первые и вторые управл ющие входы 40 коммутаторов 26, первые управл ющие входы 4t ком мутаторов 27, первые 42 и вторые 43 управл ющие входы коммутаторов 28 и 29, стробирукиций 44, первый 45, второй 46 и третий 47 управл ющие входы коммутатора 30, второй 48 вхо элемента 31 И-НЕ, управл ющий 49 вход регистра 24 адреса микрокоманд соединены с управл ющим входом 50 блока 15. На -первые-четвертые инфор мационные входы коммутаторов 26 зав дены соответствуюоще разр ды всех четырех тетрад щины данных 51, поступающие на третий 34 информационный вход блока 15 таким образом, чтобы имелась возможность грудпового ветвлени  по результату анализа каждой тетрады. Так, например, на первый-четвертый информационные входы коммутатора 26, выход которог соединен с п тым адресным входом коммутатора 29, формирующего младщий разр д адреса, соответственно заведены разр ды 12, 8, 4, О шины данных, поступающие на третий 34 информационный вход блока 15. Второ вход сумматора 25 и стробирующие вх ды коммутаторов 26-29 соединены с внутренней шиной Б Логический ноль, третий вход сумма тора 25 соединен с внутренней шиной С Логическа  единица. В данном примере технической реализации информационный и управл юший входы-вьтходы процессора объединены в общую шину, представл ющую собой унифицированную систему св зей и сигналов между процессорам, главной пам тью и внешними устройствами . В состав общей шины вход т линии адреса, данных и управлени . Линии адреса предназначены дл  передачи адреса  чейки пам ти либо адреса регистра внешнего устройства. Линии данных используютс  дл  передачи данных между задатчиком и исполнителем . Сигнал Синхронизаци  задатчика (СХЗ) используетс  дл  указани  исполнителю, что адрес и управл юща  информаци  выставлены на общей щине. Сигнал Синхронизацию исполните- . л  (СХИ)  вл етс  ответным сигналом исполнител  на сигнал СХЗ. Сигналы Запрос передачи ЗП(7-4) используетс  периферийными устройствами дл  запроса управлени  общей шиной. Эти сигналы передаютс  по четырем лини м. Кажда  лини  имеет свой уровень приоритета, причем ЗП 07 имеет наивысший приоритет. Сигналы Разрешение передачи РП(7-4)  вл ютс  ответом процессора на сигналы ЗП. Сигнал Подтверждение выборки (ПВБ) выдаетс  устройством, которое запрашивало общую шину и получило разрешение на пользование шиной. Сигнал Зан то (ЗАН) определ ет , что шина зан та текущим задатчиком . Сигнал Прерывание (ПРЕР) вьвдаетс  задатчиком дл  того, чтобы процессор перешел на программу или микропрограмму обработки прерывани  данного внешнего устройства. Сигнал Подготовка (ПОДГ) передаетс  ко всем устройствам из процессора при нажатии на кнопку Пуск или при выполнении команды Сброс. Линии управлени  У1, УО используютс  дл  передачи кода операции от задатчика к исполнителю. Линии ЗП(7-4), РП(7-4), ПВБ, ПРЁР, ПОДГ однонаправленные . Остальные линии  вл ютс  двунаправленными. Высокий уровень сигналов РП(7-4) на общей шине  вл етс  рабочим. Рабочим уровнем остальных сигналов общей шины  вл етс  низкий . Блок 2 прерываний содержит инверторы-приемники 52-58, триггеры 59-62, элемент 63 ШШ-НЕ, элементы 64, 65 задержки, узел 66 сравнени , элементы 67-70 И-НЕ, элемент 71 ИПИ,инверторы-передатчики 72-76, элемент-передатчик 77 И-НЕ, триггеры 78, 79, одновибратор 80. При этом входы инверторов-приемников 52-58 соединены соответственно с информационным входом 81 блока 2 прерываний лини ми 82 ЗП4, 83 ЗП5, 84 ЗП6, 85 ЗП7, 86 ПОДГ, 87 ПВБ, 88 ПРЕР, Выходы инверторов-приемников 52-55 соединены соответственно с информационными входами триггеров 59-62, стробирующие входы KOTOpbtx соединены с синхровходом 89 блока 2 линией 90 Фаза 1. Выходы триггеров 59-62 соединены соответственно с первым-четвертым входами узла сравнени  66, п тый-седьмой входы которого соединены с управл ющим входом 9t блока 2 прерываний . Первый-четвертый выходы узла сравнени  соединены соответствен 20 но с первыми входами элементов 67-70 И-НЕ и входами элемента 71 ИЛИ выход которого соединен с информационным входом триггера 78 и вторым выходом 36 блока 2 прерываний. Входы одновибратора 80 и элемента 65 задержки , а также вторые входы элементов 67-70 И-НЕ соединены с пр мым выходом триггера 78, стробирующий вход которого соединен линией 92 Анализ прерывани  с синхровходом 89 блока 2 прерываний. Выходы элементов 67-70 И-НЕ соединены соответртвенно с входами инверторов-передатчиков 72-75, выходы которых соединены соответственно лини ми 93 РП4, 94 РП5, 95 РПб, 96 РП7 с первым вькодом 97 блока 2 прерываний. Выходы инверторов-приемников 56, 57 соединены с входами элемента 63 ИПИ-НЕ, выход которого соединен с входом установки в О триггера 78. Выход инвертора-приемника 58 соединен с входом элемента 64 задержки, выход которого соединен с входом инвертора передатчика 76, выход которого соединен линией 98 СХИ с первым выходом 97 блока 2 прерываний. Выход элемента 65 задержки соединен с первым входом элемента-передатчика 77 И-НЕ, второй вход которого соединен с выходом одновибратора 80. Выход элемен та-передатчика 77 И-НЕ соединен линией 99 ПВБ с первым выходом 97 блока 2 прерываний . Инверсный выход триггера 78 соединен со стробирующим входом триггера 79, вход установ ки в 1 которого соединен с выходом инвертора-приемника 57. Входы установки в О триггеров 59-62 соединены с вькодом триггера 79, информационньй вход которого соединен с внутренней шиной Б Логический ноль.

Блок 3 синхронизации содержит триггеры 100 чтени  (ТЧТ), 101 записи (ТЗП), 102 записи байта (ТЗПБ), 103 Зан то (ТЗАН), 104 синхронизации задатчика (ТСХЗ), 105 ошибки

(ТОШ), инверторы-приемники 106, 107, приемник 108, элементы 109-112 ИЛИ, элементы 113-115 задержки, инверторы-передатчики 116, 117, элементы 118-120 И, одновибратор 121, элементы 122-126 И-НЕ, инверторы 127-128. При этом входы установки в 1 трйг- . геров 100-102 соединены соответственно лини ми 129 Чтение, 130 Запись, 131 Запись байта с входом 132 управлени  чтением/записью блока 3. Информационные входы триггеров 100-103 соединены с внутренней шиной Б Логический ноль, а стробирующие входы этих триггеров соединены с первым входом элемента 112 ИЛИ и выходом инвертора 106, вход которого соединен линией 133 Подготовка со входом 134 управлени  режимом блока 3. Выход элемента 115 задержки соединен с входами установки в О триггеров 100-103, вход установки в 1 последнего из которых соединен с выходом элемента 122 И-НЕ, первый вход которого соединен, с первыми входами элементов 120 И, 126 И-НЕ и выходом элемента 109 ИЛИ, первый-третий вкоды которого соединены соответственно с пр мыми выходами триггеров 100, 101 и 102. Второй вход элемента 122 И-НЕ соединен линией 135 Фаза 2 с входом 132 управлени  чтением/записью блока 3, а третий вход элемента 122 И-НЕ соединен с выходом приемника 108, вход которого соединен линией 136 ЗЛИ со входом 134 управлени  режимом блока 3, который соединен линией 137 СХИ с входом инвертора-приемника 1,07, выход которого соединен с первыми входами элементов 118, 119 И и информационным входом триггера 105. Пр мой выход триггера 103 соединен с первыми входами элементов 123-125 И-НЕ, входами элемента 113 задержки и инвертора 116, выход последнего из которых соединен линией 138 ЗАН с выходом 139 блока 3. Инверс ный выход триггера 103 соединен с входом инвертора 127, выход которого соединен линией 140 Выдача адреса с выходом 139 блока 3, Первый вход элемента 111 ИЛИ соединен линией 141 Чтение с паузой с входом 132 блока 3. Второй вход элемента 111 ИЛ соединен с выходом триггера 102 и ne вым входом элемента 110 ИЛИ, второй вход которого соединен с выходом триггера 101. Выход элемента 110 ИЛИ соединен с вторыми входами элементов 123 и 125 И-НЕ, выход последнего из которых соединен с входом инвертора 128, выход которого соединен линией 142 Вьщача данньш с выходом 139 блока 3. Выход элемента 123 И-НЕ соединен линией 143 У 1 с выхо дом 139 блока 3. Выход элемента 111 ИЛИ соединен с вторым входом элемента 124 И-НЕ выход которого соединен линией 144 У о с выходом .139 блока 3. Выход элемента 113 задержки соединен с вторым входом элемента 119 И, выход которого соединен со стробирующим входом тригге ра 104, информационный вход которог соединен с внутренней шиной С Логическа  единица, а пр мой выход со вторым входом элемента 118 И, входом установки в 1 триггера 105 первым входом одновибратора 121 и входом инвертора 117, выход которог соединен линией 145 СХЗ с выходом 139 блока 3. Выход одновибратора 121 соединен д;о стробирующим входом триггера 105, инверсный выход которого соединен.,с вторым входом элемента 120 И, выход которого соедине с вторым входом элемента 112 ИЛИ, третий вход которого соединен с выходом элемента 118 И. Выход элемента 112 ИЛИ соединен с входом элемен та 114 задержки, выход которого сое динен с вторым входом элемента 126 И-НЕ, выход которого соединен с вхо дом установки в О триггера 104, вторым входом одновибратора 121 и входом элемента 115 задержки. : Операционный блок 9 содержит ком мутатор 146, арифметико-логический узел 147, сдвигатель 148, регистр 149 данных, элемент 150 ИЛИ, элемен 151 ИСКЛЮЧАЮЩЕЕ ИЛИ, триггеры 152 знака,153 нул , 154 переполнени , 155 переноса. Первый информационный вход коммутатора 146 соединен с пер вым информационным входом 156 блока 9, второй вход коммутатора 146 соединен шиной 157 с вторым информационным входом 158 блока 9. Первый информационный вход арифметико-логи ческого узла 147 соединен шиной 159 с вторым информационным входом 158 блока 9. Выход коммутатора 146 соединен шиной 160 с вторым информационным входом арифметико-логического узла 147, первый выход которого соединен с информационным входом сдвигател  148, первый выход которого соединен с входом регистра 149 данных, входом элемента 150 ИЛИ и первым выходом 161 блока 9. Второй выход арифметико-логического узла 147,, по которому поступает перенос lis старшего п тнадцатого разр да результата, соединен с информационным входом триггера 155 переноса и первым входом элемента 151 ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с третьим выходом арифметикологического узла 147, по которому поступает перенос из предьщущего (четырнадцатого) разр да результата. Информационные входы триггеров 152-154 соединены соответственно с вторым выходом сдвигател  148, выходом элемента 150 ИЛИ, выходом, элемента 151 ИСКЛЮЧАЮЩЕЕ ИЛИ. Выход регистра 149 данных соединен шиной 51 с вторым выходом 34 блока 9. Выходы триггеров 152 знака, 153 нул , нул  154 переполнени , 155 переноса соединены шиной 39 с вторым выходом 34 блока 9. Управл ющие входы регистра 149 данных, сдвигател  148, арифметико-логического узла 147, коммутатора 146 и триггеров 152-155 соединены соответственно лини ми 162-166 с управл ющим входом 167 операционного блока 9. Регистр 1 состо ни  содержит триггеры 168 приоритета, 169 признаков и 170 дополнительного признака регистра 1 состо ни , коммутаторы 171 и элемент 172 ИЛИ, Первый вход элемента 172 ИЛИ и управл ющие входы триггеров 168 и 170 соединены линией 173 Загрузка РСС с синхровходом 174регистра 1 состо ни . Информационные входы триггеров 168, 170. а также первые информационные входы коммутаторов 171 соединены шиной 51 с информационным входом 34 регистра 1 состо ни . Второй вход элемента 172 ИЛИ соединен линией 175 Установка признаков с синхровходом 174 регистра 1. Выход элемента 172 ИЛИ соединен с управл ющими входами триггеров 169, информационные входы которых соединены с выходами коммутаторов 171, управл ющие входы который соединены линией 176 с синхровходом.174 регистра 1. Вторые информационные /входы коммутаторов 171 соединены шиной 39 с входо 34 регистра 1. Выходы триггеров 168170 соединены с выходом 177 регистра 1. Выходы триггеров 168 соединены также с признаковым выходом 91 регистра 1, а выход триггера 170 соединен с выходом 38 дополнительного признака регистра 1.

Блок 8 регистров содержит коммутаторы 178-180, узел 181 первых регистров , узел 182 вторых регистров, первый 183 и второй 184 регистры. При этом первые адресные входы коммутаторов 178 и 179 соединены с первым 185 адресным входом блока 8, вторые адресные входы коммутаторов 178 и 179 соединены соответственно лини ми 186 и 187 с вторым 188 адресным входом блока 8, третьи адресные входы коммутаторов 178 и 179 соединены с третьим 189 адресным входом блока 8. Управл ющие входы коммутаторов 178 и 179 соединены соответственно лини ми 190 и 191 с управл к цим входом 192 блока 8. Выход коммутатора 178 соединен с адресным входом узла 181 первых регистров и первым адресным входом коммутатора 180, второй адресный вход которого соединен с выходом коммутатора 179. Выход коммутатора 180 соединен с адресным входом узла 182 вторых регистров. Информационные входы узлов 181 первых регистров и 182 вторых регистров соединены с информационным входом

161 блока 8. ВТГПП RbtfinnKH V4.TTOR 18-1

первых регистров и 182 вторых регистров соединен линией 193 Выборка с управл ющим входом 192 блока 8, Вход записи узлов 181 первых регистров и 182 вторых регистров соединен линией 194 с управл ющим входом 192 блока 8, который соединен также линией 195 со стробирукщими входами первого 183 и второго 184 регистров а также линией 196 с управл ющим входом коммутатора 180. Выходы узлов 181 и 182 вторых регистров соединены соответственно с информационными входами первого 183 и второго 184 регистров, выходы которых соединены соответственно шинами 159 и 157 с выходом 158 блока 8 регистров .

Формирователь 12 импульсов содержит генератор 197 синхросигналов, дешифраторы 198-200, элемент 201 ИЛИ-НЕ, элементы 202-205 И-НЁ, элементы 206-210 И, узел перекодировки 211. Первый выход генератора 197 синхросигналов соединен линией 90 Фаза 1 с первыми входами элементов 201 ИЛИ-НЕ, 203-205 И-НЕ, 206208 Ни выходом 212 формировател  12 через шину 89, котора  поступает на синхровход блока 2 прерываний. Второй выход генератора 197 синхросигналов соединен линией 135 Фаза 2 через шину 132 с выходом 212 формировател  12 импульсов. Выходы элементов 203-205 И-НЕ соединены соответственно лини ми 129-131, объединенными в шину 132 с выходом 212 формировател  12. Второй вход элемента 201 ИЛИ-НЕ соединен линией Фаза 3 с третьим выходом генератора 197 синхросигналов, четвертый выход которого соединен линией 195 Фаза 4 через шину 192 с выходом 212 формировател  12. П тый выход генератора 197 синхросигналов соединен линией Фаза 5 с первыми входами элементов 202, 209 и 210. Вто-. рой вход элемента 202 И-НЕ соединен линией 213 с входом 214 формировател  12. Выход элемента 202 И-НЕ соединен линией 194 через шину 192 с выходом 212 формировател  12. Шестой выход генератора 197 синхросигналов соединен линией 49 Фаза 6 через шину 50 с выходом 212 формировател  12. Вход дешифратора 198 соединен линией 215 с входом 214 формировател  12. Первый-четвертый и п тый выходы дешифратора 198 соединены соответственно с вторыми входми элементов 206, 207 И, 203-205 И-Н Шестой выход дешифратора 198 соединен линией 141 Чтение с паузой через шину 132 с выходом 212 формировател  12. Седьмой выход генератора 197 синхросигналов и выход элемента 201 ИПИ-НЕ соединены соответственно лини ми 196 Фаза 7 и 193 Выборка через шину 192 с выходом 212 формировател  12. Выход элемента 206 И соединен линией 216 с выходом 212 формировател  12. По этой линии поступает сигнал занесени  на синхровход регистра 7 адреса. Выход элемента 207 И соединен линией 16Z.Hepe3 шину 167 с выходом 212 формировател  12. Первый-четвертый входы узла 211 перекодировки соединены соответственно лини ми 21 и 220 с входом формировател  12. Первьш-восьмой выходы узла 211 перекодировки соединены соответственно лини ми 41, 48, 44, 43, 42, 45, 46, 47,. собранными в шину 50, с выходом 212 формировател  12. Управл ющие сигналы в данном примере реализации на лини х 40 выходной шины 50, 163, 164, 165 выходной шины 167 и 190, 191 выходной шины 192 поступают из соответствующих полей операционной части регистра 13 микрокоманд, посту пающих на вход 214 формировател  12 импульсов. Вход дешифратора 199 соединен линией 221 с входом 214 формировател  12. Первый-третий выходы дешифратора 199 соединены соответственно с вторыми входами элементов 208, 209, 210 И, выход первого из которых соединен линией 166 через шину 167 с выходом 212 формировател  12. Второй выход дешифратора 199 .и выходы элементов 209, 210 И соединены соответственно лини ми 176, 173, 175, собранными в шину 174 с выходом 212 формировател  12. Четвер тый выход дешифратора 199 соединен линией 92 через шину 89 с выходом 212 формировател  12. П тый выход дешифратора 199 соединен линией 222 с выходом 212 Д)ормировател  12, поступ ющим на синхровход регистра 8 команд. Вход дешифратора 200 соединен шиной 22 с входом 214 и выходом 212 формировател  12. Первый и второй выходы дешифратора 200 соединены соответ-.. ственно лини ми 224 Прием признакового выхода блока 4 приемников данных и 225 Прием константы, собран ными в шину 226, с выходом 212 формировател  12. Управл ющие сигналы по лини м 224 и 225 поступают соответственно на первые входы элементов 17 и 18 И. Управл ющие сигналы по шине 223 поступают на управл ющий вход коммутатора 10. Дл  технической реализации узла 211 перекодировки может быть использована микросхема К155 РЕЗ, таблица входов-выходов которой приведена на фиг. 12. Микропрограммный процессор работа ет следуюш 1м образом. В текущий момент времени через информационный 23 вход-выход процессора из главной пам ти считываетс  очередна  команда, котора  через блок 4 приемников данных поступает в регистр 11 команд и далее в блок 15 формировани  адреса микрокоманд дл  формировани  начального адреса микрокоманды выполн емой команды. По сформированному в блоке 15 адресу из блока 14 микропрограммной пам ти на регистр 13 микрокоманд считываетс  микрокоманда. Формирователь 12 импульсов дешифрирует операционную часть микрокоманды, и на его выходах по вл ютс  управл ющие сигналы, воздействующие на работу операционного блока 9 и других блоков и схем процессора. Перва  адресна  часть микрокоманды с первого адресного выхода регистра 13 микрокоманд поступает в блок 15 формировани  адреса микрокоманд дл  определени  адреса следующей микрокоманды. Втора  адресна  часть микрокоманды с второго адресного выхода регистра 13 микрокоманд поступает в блок 8 регистров дл  определени  номера регистра, участвующего в операции. Блок 8 регистров содержит два узла по 16 регистров . В каждом узле восемь универсальных регистров РО-Р7  вл ютс  как микропрограммно, так и программно доступными и включают счетчик команд (Р7) и указатель стека (Р6) . Остальные восемь рабочих регистров (Р10-Р17) доступны только микропрограммно . Содержимое одноименных регистров обоих узлов одинаково. Регистр Р12 предназначен дл  хранени  адреса вектора прерывани . В блоке 8 регистров хран тс  операнды, обрабатываемые операционным блоком 9. Адрес регистра задаетс  микропрограммно с одного из трех направлений: , регистра 11 команд, второй адресной части регистра 13 микрокоманд и четырех мпадших разр дов регистра 7 адреса. Адрес следующей команды вычисл етс  в операционном блоке 9 и посылаетс  в счетчик команд - регистр Р7 блока 8 регистров. При обращении за следующей командой адрес команды считываетс  из регистра Р7 блока 8 регистров и через операционный блок 9, регистр 7 адреса, блок передатчиков 6 адреса и управл ющий 22 вход-выход процессора поступает в главную пам ть. Синхронизатор 3 уп19

равл ет обменом информации с главной пам тью и внешними устройствами под управлением управл ющих сигналов с формировател  12 импульсов

Блок 2 прерываний выдел ет самый приоритетный запрос на прерывание, поступающий от внешних устройств через управл ющий 22 вход-выход процессора, сравнивает его с приоритетом выполн ющейс  программы, поступающим из признакового выхода регистра 1 состо ни , и, если приоритет поступившего гапроса выше, выдает сигнал на прерывание в блок 15 формировани  адреса микрокоманд. После вьтолнени  каждой команды блок 15 формировани  адреса микрокоманд по управл ющему сигналу из формировател  .12 импульсов анализирует наличие этого сигнала прерывани . Если сигнала прерывани  нет, выполн етс  переход к очередной команде. В противном случае выполн етс  прерывание , которое заключаетс  в следующем .

1.Внешнее устройство передает

в процессор адрес вектора прерывани  который через информационный 23 вход-выход процессора, блок 4 приемников данных, коммутатор 10, операционный блок 9 поступает в регистр Р12 блока 8 регистров. При этом признаковый разр д адреса вектора прерывани  запоминаетс  на триггере 21 блока 16 признака обработки прерывани . Вектор прерывани  представл ет собой два последовательно расположенных слова - адрес начала программы или микропрограммы обслуживани  прерывани  и значение регистра состо ни  программы.

2.Микропрограммно выполн етс  операци  сохранени  слова состо ни  из регистра 1 состо ни  через коммутатор 10, операционный блок 9, блок 5 передатчиков данных, информацион ный 23 вход-выход процессора в специальную область главной пам ти - стек. Дл  адресации стека служит регистр Р6 (указатель стека) блока 8 регистров. При засьшке в стек одного слова значение указател  уменьшаетс  на 2, а при выборке слова из ставка значение указател  увеличиваетс  на 2.

3.В блоке 15 формировани  адреса микрокоманд анализируетс  значение выхода триггера 21 блока 16 при1643220

знака обработки прерывани . на этом выходе означает, что прерьшание должно обрабатыватьс  микропрограммно , а О - программно или 5 микропрограммно в зависимости от

значени  выхода дополнительного признака регистра 1 состо ни . В соответствии с этим при единичном значении выхода триггера 21 блока 16

fO содержимое регистра Р12 блока 8 регистров через операционный блок 9 . поступает в блок 15 формировани  адре са микрокоманд, иницииру  таким образом микроподпрограмму обработки

15 прерывани ,- адрес первой микрокоманды которой задан адресом вектора прерывани .

При нулевом значении выхода триггера 21 блока 16 признака обработки

20 прерывани  содержимое регистра Р12 блока 8 регистров в операционном блоке 9 увеличиваетс  на 2 и этот модифицированный адрес через регистр 7 адреса, блок 6 передатчиков адреса,

25 управл кнций 22 вход-выход процессора посылаетс  в главную пам ть. Считанное по этому адресу из главной пам ти новое слово состо ни  процессора через информационный 23

30 вход-выход процессора, блок 4 прием- НИКОВ данных, коммутатор 10, операционный блок 9 записьгоаетс  в регистр 1 состо ни  под управлением сигналов из формировател  12 импульсов.

4. В блоке 15 формировани  адреса микрокоманд анализируетс  выход дополнительного признака регистра 1 состо ни . 1 на этом выходе означает , что прерывание должно обраба . тыватьс  микропрогра.ммно, а О программно . В соответствии с этим при единичном значении выхода дополнительного признака регистра 1 состо ни  содержимое регистра Р12 блос ка 8 регистров через операционный блок 9, регистр 7 адреса, блок передатчиков 6 адреса, управл ющий 22 . вход-выход процессора посылаетс  в плавную пам ть. По этому адресу из

0 главной пам ти считываетс  первое слово вектора прерывани  и через ;информационный 23 вход-выход процес ,сора, блок 4 приемников данных,

коммутатор 10 и операционный блок 9 5 поступает в блок 15 формировани 

адреса микрокоманд, иницииру  таким образом микроподпрограмму обработки прерывани . При нулевом значении 21 выхода дополнительного признака регистра 1 состо ни  выполн етс  сохранение адреса следующей команды из регистра 7 блока 8 регистров через операционный блок 9, блок пер датчиков 5 данных, информационный 23 вход-выход процессора в стек. За тем адрес вектора прерывани  из регистра Р12 блока 8 регистров через операционньй блок 9, регистр 7 адреса, блок передатчиков 6 адреса, управл ющий 22 вход-выход процессор посылаетс  в главную пам ть. По это му адресу из главной пам ти считываетс  первое слово вектора прерывани ,  вл ющеес  в этом случае адресом подпрограммы обработки прерывани , и записываетс  в счетчик команд (регистр Р7 блока 8 регистров) через информационньш 23 вход-выход процессора, блок 4 приемников данных , коммутатор 10 и операционный блок 9. 5.По адресу, считанному из регистра Р7 блока 8 регистров из глав ной пам ти извлекаетс  перва  команда подпрограммы обработки прерывани , иницииру  таким образом эту подпрограмму. Подпрограмма обработк прерывани  может в свою очередь прерватьс  запросом от устройства с более высоким приоритетом. Если тако прерывание происходит, то счетчик команд и регистр 1 состо ни  текуще подпрограммы обработки прерывани  автомат11чески(как дл  случа  программной обработки прерывани ) ввод тс  в стек, и инициируетс  под программа обработки прерывани  нового устройства. Подобное накапливание приоритетных прерываний может продолжатьс  до уровн , определ емого объемом пам ти, отведенной под стек процессора программистом. При микропрограммной обработке прерывани  такого накапливани  прерываний не происходит и прерывание мыполн етс  максимально быстро. 6.После окончани  программы обработки прерывани  выполн етс  восст новление состо ни  прерваннойwpbграммы с помощью команды Возврат ИЗ прерывани , котора  извлекает два верхних слова из стека, и загру жает их обратно в счетчик команд и в регистр 1 состо ни . При микропрограммной обработке прерывани  микропрограммно реализу3222 , етс  извлечение из стека и загрузка только одного слова - регистра 1 состо ни . В процессе в.ыполнени  команд внутренних прерываний TRAP, ЕМТ, ВРТ, JOT адрес вектора прерывани , фиксированный дл  каждой из этих команд, засылаетс  в регистр Р12 блока 8 регистров с выхода константы регистра 13 микрокоманд через коммутатор 10 и операционньй блок 9. При этом с выхода константы регистра 13 микрокоманд засылаетс  также признак обработки прерывани  (О или 1) на триггер 21 блока 16 признака обработки прерывани  через элементы 18 И, 20 ИЛИ под управлением сигнала, поступающего на первый вход элемента 18 И с формировател  12 импульсов. После этого работа микропрограммного процессора при обработке команд внутренних прерываний выполн етс  согласно пунктам 2-6. Следует заметить, что при микропрограммной обработке прерывани  нет необходимости запоминать и затем восстана,вливать программно доступные универсальные регистры РО-Р7, так как в качестве рабочих регистров можно использовать внутренние только микропрограммно доступные регистры Р10-Р17, что также значительно уменьшает врем  обработки прерывани . Таким образом, предлагаемый микропрограммный процессор позвол ет обрабатывать прерывани  трем  способами . Микропрограммно при единичном значении выхода триггера 21 блока 16 признака обработки прерывани . При этом адрес вектора прерывани   вл етс  адресом микропрограммы обработки прерывани . Этот способ обработки прерывани   вл етс  самым быстрым. Микропрограммно при нулевом значении выхода триггера 21 .блока 16 и единичном значении выхода дополнительного признака регистра 1 состо ни . При этом адресом микропрограммы обработки прерывани   вл етс  первое слово вектора прерывани , считываемое из главной пам ти по адресу вектора прерывани . Программно при нулевом значении выхода триггера 21 блока 16 признака обработки прерывани  и нулевом значении выхода дополнительного признака регистра 1 состо ни . При этом адресом программы обработки прерывани   вл етс  первое слово вектора прерывани , считываемое из главной пам ти по адресу вектора прерывани  Этот способ  вл етс  самым медленны и совпадает со способом обработки прерывани  в устройстве-прототипе. Признак обработки прерывани  задаетс  аппаратно в каждом внешнем устройстве (в его адресе вектора пр рывани ) либо записываетс  программистом в слове состо ни  вектора прерывани  каждого устройства. Б соответствии с указанным принципом работы- предлагаемого устройст и приведенными на фиг. 2-8 блок-схе мами блоков 15 формировани  адреса микрокоманд, 2 прерываний, 3 синхро низации, 9 операционного блока, регистра 1 состо ни , блока 8 регистров , формировател  12 импульсов эти блоки работают следующим образом. В блоке 15 формировани  адреса микрокоманд под управлением сигнало на управл ющем входе 50 осуществлюетс  прием адреса на регистр 24 адреса микрокоманд через коммутатор 27-29 из сумматора 25 (при выполнении микрокоманды с естественной адр сацией, что соответствует коду 00 на управл ющих входах коммутаторов 27 и коду 000 на управл юЕцих входах коммутаторов 28 и 29), с первог 32 информационного входа (при выпол нении микрокоманды безусловного перехода по содержимому первого адресного выхода регистра 13 микрокоманд , что соответствует коду 01 на управл ющих входах коммутаторов 27 и коду 001 на управл ющих входах коммутаторов 28 и -29), с второго 33 информационного входа (при. выполнении микрокоманды группового ветвлени  по содержимому регистра 11 кома что соответствует коду 10 на управл ющих входах коммутаторов 27 и коду 010 на управл ющих входах комм таторов 28 и 29), с третьего 34 информационного входа (при вьтолнении микрокоманды групповог® ветвлени  по содержимому операционного бл ка 9, что соответствует коду 11 на управл ющих входах коммутаторов 27 ,и коду 011 на управл ющих входах коммутаторов 28 и 29). При выполнении микрокоманды груп пового ветвлени  по содержимому одной из тетрад операционного блока, 9 что соответствует коду 100 на .управл ющих входах коммутаторов 28 и 29, на четыре младшие разр ды адреса микрокоманд поступает одна из тетрад операционного блока 9 через коммутаторы 26, 27, 28. Номер тетрады указываетс  кодом на управл ющих входах коммутаторов 26. В старщие разр ды регистра 24 адреса микрокоманды через коммутаторы 27 поступают соответствующие разр ды первого адресного выхода регистра 13 микрокоманд с входа 32 блока 15. Работа коммутаторов 26, 27 описываетс  следующей логической формулой (2 Vz 2%) соответственно первый, четвертый информационные входы этих коммутаторов h («2 соответственно первьш и второй управл ющие вхо . ды этих коммутаторов{ Q - выход этих коммутаторовJ f - стробирующий вход этих коммутаторов. Работа коммутаторов 28-30 описываетс  следующей логической формулой s. ) . где С - стробируюпщй вход этих коммутаторов} - соответственно первый, восьмой информационные входы этих коммутаторов; - - соответственно первьйтретий управл ющие входы этих коммутаторов. При выполнении микрокоманды усовного перехода, признаком которой вл етс  по вление сигнала низкого ровн  на стробирующем входе коммуатора 30, на первых управл ющих ходах коммутаторов 27 с управл юего входа 50 блока 15 приходит сигал низкого уровн , соответствующий оду О, на первые и вторые управ ющие входы коммутаторов 28 и 2.9 игналы, соответствующие коду 00, на второй вход элемента 31 И-НЕ игнал высокого уровн , соответствующий коду 1. При выполнении услови ( т.е. наличии сигнала 1 на указан ном информационном входе коммутатора 30) на первьй вход элемента И-НЕ с инверсного выхода коммутатора 30 поступает сигнал О. На вторые управл ющие входы коммутаторов 27 и на третьи управл ющие входы комму таторов 28 и 29 с выхода элемента 31 И-НЕ поступает сигнал 1, т.е. при выполнении услови  на управл ющ входы коммутаторов 27 поступает код 01, а на управл ющие входы коммутаторов 28 и 29 код 001, что соот ветствует передаче на. вход регистра 24 кода адреса с первого 32 информационного входа блока 15. При невыполнении услови  (наличи сигнала О на указанном информационном входе коммутатора 30) через коммутатор 30 и элемент 31 И-НЕ на вторые управл ющие входы коммутаторов 27 и на третьи зправл ющие вход коммутаторов 28 и 29 поступает сигнал О. Таким образом, при невыпол нении услови  в микрокоманде условного перехода на управл ющие входы коммутаторов 27 поступает код 00, а на управл ющие входы коммутаторов 28 и 29 код 000, что соответствует передаче на вход регистра 24 адреса микрокоманд через коммутаторы 27, 28 и 29 соде{)жимого сумматора 25, т.е при невьтолнении услови  выполн етс  следующа  по очереди микрокоманда. Сумматор 25 выполн ет сложение текущего адреса микрокоманды, посту пающего на его первый вход с кодом единица, поступающим с внутренних шин сумматора на его второй и трети вход. При выполнении остальных типов микрокоманд ввиду наличи  сигнала высокого уровн  на стробирующем вхо де коммутатора 30 на первый вход элемента 31 И-НЕ с инверсного выход коммутатора 30 поступает сигнал 1 которьй разрешает прохождение управ л ющего сигнала, поступающего на второй вход элемента 31 И-НЕ. В блоке 16 признака, обработки прерывани  под управлением сигналов на лини х 224, 225 осуществл етс  прием и запоминание признака обработки прерывани , поступающего с призн нового выхода блока 4 приемников данных через элемент И 17, элемент ИЛИ 19 на информационный вход триггера 21 во врем  приема адреса вектора прерывани  от внешнего устройства или с выхода константы регистра 13 микрокоманд через элемент 18 И, элемент 19 ИЛИ на информационный вход триггера 21 во врем  выполнени  команд внутренних прерываний. В последнем случае признаком служит младший разр д константы. В обоих случа х запоминание признака обработки прерьюани  на триггере 21 осуществл етс  под воздействием управл ющих сигналов на лини х 224 или 225, поступающих на управл ющий вход триггера 21 через элемент 20 ИЛИ. Блок 2 прерываний организует захват общей шины в цел х прерывани  процессора. Запросы на прерывание от внешних устройств ЗП4-ЗП7, поступающие.соответственно по лини м 82-85 с второго управл ющего входа 81 блока 2 прерываний через инверторы-приемники 52-55, запоминаютс  на триггерах 59-62 по стробирующему сигналу, поступающему по линии 90 Фаза 1. Узел 66 сравнени  выдел ет самый приоритетный запрос на прерывание из всех запросов, поступающих на его первый-четвертый входы, сравнивает его с приоритетом выполн ющейс  программы, поступающим на его п тый-седьмой входы с управл ющего входа 91 блока 2 прерываний и, если приоритет поступившего запроса вьппе, формирует на своем соответствующем выходе сигнал высокого уровн , который через элемент 71 ИЛИ поступает на информационный вход триггера 78 и на второй выход 36 блока 2 прерываний в качестве сигнала прерывани  процессора. При поступлении управл ющего сигнала по линии 92 Анализ прерывани  (который вырабатываетс  после выполнени  каждой команды) с синхровхода 89 блока 2 прерываний на стробирующий вход триггера 78 последний устанавливаетс  в единицу, разреша  выдачу выдел емого узлом 66 сравнени  запроса на прерывание через один из соответствующих элементов 67-69 или 70 И-НЕ и один из соответствующих инверторов-передатчиков 72-74 или 75 на первый выход 97 блока 2 прерываний в качестве одного из сигналов РП4 по линии 93 или РП5 по линии 94, или РПб по линии 95 или РП7 по линии 96. Так, например , если одновременно на триггерах 59-62 запомнились все запросы н Л прерьшание ЗПА-ЗП7, то на выход 97 блока 2 прерываний пройдет только сигнал РП7 по линии 96 через четвертый выход узла 66 сравнени , элемент 70 И-НЕ, инвертор-передатчик 75. Ввиду отсутстви  сигнала ПВБ (высокий , уровень сигнала на линии 87) ,через инвертор-приемник 57 на вход .установки в 1 триггера 79 поступает сигнал низкого уровн , в результате чего с его выхода на входы уста НОНКИ в О триггеров 59, 60-62 поступает сигнал высокого уровн , кото рый не вызывает установку этих триггеров в О. В соответствии с алгоритмом работы интерфейса обща  шина внешнее устройство, пославшее сигнал ЗП, опознает передний фронт сигнала РП по своей линии РП, вьщает сигнал ПВБ, снимает сигнал ЗП и ждет сн ти  сигнала РП. .В блоке 2 прерываний по вление низкого уровн  сигнала ПВБ на линии 87 приводит к по влению сигнала высокого уровн  на входе установки в 1 триггера 79 и сигнала низкого уровн  на входе установки в О триг гера 78, в результате чего последний устанавливаетс  в О, запреща  вьща чу сигналов РП4-РП7. Установка триггера 78 в О вызывает также вьщачу переднего фронта сигнала с инверсного выхода триггера 78 на стробирую щий вход триггера 79, что вызывает установку последнего в О и вьщачу сигнала низкого уровн  с выхода три гера 79 на входы установки в О триггеров 59-62,в результате чего эти триггеры устанавливаютс  в О. После сн ти  сигнала РП внешнее устройство выставл ет адрес вектора прерывани  на лини х данньк, сигнал Прерывание, снимает сигнал ПВБ. Сн тие сигнала ПВБ на линии 87 вызы вает переключение триггера 79 в 1 и вьщачу на вход установки в О триггеров 59, 60-62 сигнала высокого уровн , который разрешает прием очередных запросов на прерьшание на эти триггеры. После по влени  сигнала Прерывание на линии 88 через врем  1 , определ емое элементом 64 задержки, через инвертор-пере датчик 76 на выход 97 по линии 98 вы 228 даетс  сигнал СХИ. Затем внешнее устройство, которое вызвало прерывание , опознав сигнал СХИ, снимает сигнал Прерывание. Рассмотренный цикл работы блока 2 прерываний повтор етс  при поступлении следующего запроса на прерывание. Триггер 78 устанавливаетс  в состо ние О также при по влении сигнала, начального сброса, при этом низкий уровень сигнала Подготовка по линии 86 через инвертор-приемник 56, элемент 63 ИЛИ-НЕ поступает на вход установки в О триггера 78. Одновибратор 80, элемент 65 задержки и элемент-передатчик 77 И-НЕ вьщают сигнал ПВБ в случае, если внешнее устройство не вьщает сигнал ПВБ в течение 10 мкс после вьщачи одного из сигналов РП4-РП6 или РП7. После вьщачи одного из этих сигналов с пр мого выхода триггера 78 на входы элемента 65 задержки и одновибратора 80 поступает сигнал высокого уровн , запускающий одновибратор 80, на выходе которого формируетс  отрицательный импульс длительностью 10 мкс. Элемент 65 задержки исключает вьщачу сигнала ПВБ с элемента-передатчика 77 И-НЕ в интервале времени между по влением сигнала высокого уровн  на входе одновибратора 80 и сигнала низкого уровн  на его выходе. Таким образом, после вьщачи одного из сигналов РП через элемент 65 задержки на первом входе элемента-передатчика 77 по вл етс  сигнал высокого уровн . На втором входе элемента-передатчика 77 сигнал высокого уровн  по витс  через 10 мкс с выхода одновибратора 80. В результате через 10 мкс после вьщачи одного из сигналов РП4-РП6 или РП7 на линии 99 с выхода элемента-передатчика 77 И-НЕ по витс  сигнал ПВБ низкого уровн , Если внешнее устройство вьщает сигнал ПВБ по линии 87 за врем  меньше 10 мкс после вьщачи одного из сигналов РП4-РП6 или РП7, триггер 78 при по влении сигнала ПВБ устанавливаетс  в О. Низкий уровень сигнала с его пр мого выхода сбрасывает одновибратор 80 и через элемент 65 задержки поступает на первый вход элемента-передатчика 77, благодар  чему сигнал ПВБ с его выхода не вьщаетс . 29 Работа узла 66 сравнени  описываетс  следующими логическими формулами: , ; гЦЪз% ЬДЪ,УЬ,); i где b - bf. соответственно первыйвосьмой информационные входы узла 66, соответственно первыйчетвертый выходы узла 6 Узел 66 сравнени , может быть выполнен на микросхеме К556 РТ4. Блок 3 синхронизации управл ет операци ми ввода-вывода по общей ши не в соответствии с требовани ми, предъ вл емыми к интерфейсу обща  шина. На триггерах 100-102 соответ ственно запоминаютс  типы операций ввода-вывода: Чтение, Запись и Запись байта, сигналы низкого уровн  которых поступают соответств но по лини м 129-131 с входа 132 блока 3 на входы установки в 1 триггеров 100-102. При установке в Г одного из триггеров 100, 101 или 102 на первый вход элемента 122 И-НЕ с выхода элемента 109 ИЛИ поступает сигна.п высокого уровн , который вызывает по вление сигнала ни кого уровн  ни выходе элемента 122 И-НЕ при отсутствии сигнала ЗАН (высоком уровне сигнала на линии 136 и по влении стробирующего сигнала высокого уровн  Фаза 2 на линии 135, что вызывает установку в 1 триггера 103 ТЗАН, В исходном состо нии триггеры 100-103 установлены в О передним фронтом сигнала Подготовка , поступающим по линии 133 через инвертор-приемник 106 на стро бирующие входы этих триггеров. Зан  тие общей шины процессором, признаком чего  вл етс  установка триггера 103 ТЗАН в 1, разрешает вьщачу на общую шину адреса (благодар  по влению высокого уровн  сигнала Выдача адреса на линии 140), данных при операци х Запись и Запись байта.(благодар  по влению вы сокого уровн  сигнала Вьщача данных 5

на линии 1А2), кода операции на линии управлени  143 У1 и 144 У О, закодированного на элементах 110, 111

торый через элементы 12Q И, 112 ИЛИ, 114 задержки поступает на второй вход элемента 126 И-НЕ, на первом 2 ИЛИ. Коды на лини х 143, 144 У tl-03 обозначают следующие операции: 00 - Чтение, 01 - Чтение с паузой, 10 - Запись, 11 - Запись байта. Установка в 1 триггера 103 ТЗАН вызывает по вление на линии 138 общей шины сигнала ЗАН и установку в 1 триггера 104 ТСХЗ через врем  2 определ емое элементом 113 задержки при отсутствии сигнала СХИ на линии 137, т.е. при высоком уровне сигнала на зтой линии. Установка триггера 104 ТСХЗ в 1 вызывает по вление сигнала СХЗ (низкий уровень ) на линии 145 через инвертор 117 и запуск одновибратора 121, на выходе которого формируетс  отрицательный импульс, поступающий на стробирующий вход триггера 105. Если сигнал СХИ (низкий уровень сигнала на линии 137) по вилс  меньше чем за 20 МКС, высокий уровень сигнала с инвертора 107 через элементы 118 И, 112 ИЛИ, 114 задержки поступает на второй вход элемента 126 И-НЕ, на первом входе которого в это врем  присутствует тоже сигнал высокого уровн . Низкий уровень сигнала с выхода элемента 126 И-НЕ сбрасывает триггер 104 ТСХЗ и одновибратор 121. Низкий уровень сигнала с пр мого выхода триггера 104 ТСХЗ поступает на вход установки в 1 триггера 105 ТОШ, подтвержда  его единичное состо ние, что  вл етс  признаком отсутстви  ошибки. Через врем  i,, определ емое элементом 115 з-адержки, после сброса триггера 104 ТСХЗ, низкий уровень сигнала с выхода элемента 115 задержки поступает на входы установки в О триггеров 100-103, устанавлива  последние в О. Если низкий уровень сигнала СХИ на линии 137 не по вл етс  в течение 20 мкс, на стробирующем входе триггера 105 ТОШ с выхода одновибратора 121 через 20 мкс после установки в 1 триггера 104 ТСХЗ по вл етс  передний фронт сигнала. Поскольку при этом на информационный вход триггера 105 с выхода инвертора 107 поступает низкий уровень сигнала, триггер 105 устанавливаетс  в О, с его инверсного выхода снимаетс  сигнал ошибки высокого уровн , ковходе которого в это врем  присутствует сигнал высокого уровн  с выхода элемента 109 ИЛИ. Низкий уровень сигнала с выхода элемента 126 И-НЕ поступает на вход установки в О триггера 104 ТСХЗ, устанавлива  его в О. Низкий уровень сигнала с пр мого выхода триггера 104 поступает на вход установки в 1 триггера 105 ТОШ, устанавлива  посладкий в 1. При этом на инверсном выходе триггера 105 по вл етс  сигнал низкого уровн , что  вл етс  признаком отсутстви  ошибки. При по влении низкого уровн  сигнала Подготовка на линии 133, который через инвертор 106, элементы 112.ИЛИ, 114 задержки , 126 И-НЕ поступает на вход установки в О триггера 104, последний устанавливаетс  в О.

Операционный блок 9 в зависимости от выполн емой микрокоманды под воздействием управл ющих сигналов на управл ющем входе 167 может осуществл ть арифметико-логическую one )ацию в арифметико-логическом узле 147 над одним или двум  операндами, поступающими на его первый и второй информационные входы по шине 159 с второго информационного входа 158 блока 9 и по шине 160 с выхода коммутатора 146, осуществл ть сдвиг результата арифметико-логической операции на сдвигателе 148, запоминать результат операции в регистре 149 данных, вырабатывать и запоминать признаки операции на триггерах 152 знака, 153 нул , 154 переполнени , 155 переноса. На триггере 152 запоминаетс  старший (знаковьй) разр д сдвигател  148. Элемент 150 ШШ, на который поступают выходы всех разр дов сдвигател , формирует на своем выходе признак нул  результата Элеме.нт 151 ИСКЛЮЧАЩЕЕ ИЛИ формирует на своем выходе признак переJIOлнeни . Вь1ходы триггеров признаков

операции 152 знака, 153 нул , 154 переполнени , 153 переноса по шине 39 через второй выход 34 бпока 9 поступают в признаковую часть регистра 1 состо ни  и соответственно на первый-четвертый информационные входы коммутатора ,30 блока 15 формировани  адреса микрокоманд. Выход 51 регистра 149 данных через второй выход 34 блока 9 поступает на входы блока 5 передатчиков данных, коммутатора 10, регистра 1 состо ни , блока 15 формировани  адреса микрокоманд . Коммутатор 146 под управлением сигнала, поступающего по линии 165 с управл ющего входа 167 блока 9, коммутирует на свой выход содержимое второго регистра 184 блока 8 регистров, поступающее по шине 157 с второго информационного входа 158 блока 9, или содержимое первого информационного блока 9, поступающее по шине 156 с выхода коммутатора 10.

В регистре 1 состо ни  по переднему фронту управл ющего сигнала Загрузка .регистра состо ни , поступающего по линии 173 с синхровхода 174, на триггерах 168, 169 и 170 запоминаютс  соответствующие разр ды регистра 149 данных, поступающие по шине 51 с входа 34 регистра 1 состо ни . При этом коммутаторы 171 пропускают соответствующие разр ды регистра 149 данных, поступающие по шине 51, на вход триггеров 169 при высоком уровне сигнала на линии 176. Признаки результата операции , поступающие по шине 39 с входа 34 через коммутаторы 171 при низком уровне сигнала на линии 176 запоминаютс  на триггерах 169 по переднему фронту сигнала Установка признаков поступающему по линии 175.

В блоке 8 регистров в первой половине машинного такта, что -определ етс  высоким уровнем сигнала на линии 196 Фаза 7, выполн етс  чтение из узлов 181 первых и 182 вторых регистров по одному регистру, адрес каждого из которых поступает соответственно с выхода коммутаторов 178 и 179. Коммутатор 178 коммутирует адрес выбираемого регистра на адресный вход узла 181 первых регистров с первого 185 или второго 188, или третьего 189 адресных входов блока 8 в зависимости от кода на линии 190. Коммутатор 179 коммутирует адрес выбираемого регистра на адресный вход узла 182 вторых регистров через коммутатор 180 с первого 185 или второго 188, или третьего 189 адресных входов блока 8 в зависимости от кода на линии 191. Работа коммутаторов 178, 179 описываетс  следующей логической формулой

,

23 33 где 1.з соответственно первьйтретий адресные входы этих коммутаторов 2., , - соответственно первый и второй управл юпще входы этих коммутаторов , поступающих по лини м 190 или 191 Чз вТЬсод этих коммутаторо Во второй половине машинного так та, что определ етс  низким уровнем сигнала на линии 196.выполн етс  запись информации, поступающей на информационный вход 161 блока 8 в тот из регистров узлов 181 первых и 182 вторых регистров, адрес которого поступает с коммутатора 178. При этом коммутатор 180 коммутирует на адресный вход узла 182 вторых регистров выход коммутатора 178. В первой половине машинного такта благодар  высокому уровню сигнала на линии 196 (фиг. 11) коммутатор 180 коммутирует на адресный вход узла 182 вторых регистров выход ком мутатора 179. При записи информации сигналы на лини х 193 и 194 имеют . низкие уровни. Чтение производитс  ,при низком уровне сигнала на линии 193 и высоком уровне сигнала на лиНИИ 194. Считанна  из узла 181 первых регистров информаци  записывает с  по стробу-на линии 195 Фаза 4 в первый 183 регистр, откуда выдает по шине 159. Считанна  из узла 182 вторых регистров информаци  записываетс  по тому же стробу Фаза 4 во второй 184 регистр, откуда выдаетс  по шине 157. Формирователь 12 импульсов вырабатьгоает управл ющие сигналы дл  других блоков процессора. Генератор 197 синхросигналов вырабатывает синхросигналы (фиг. 11) необходимые дл  работы различных блоков. Так, например, информаци  на регистр 13 микрокоманд заноситс  по синхросигналу Фаза 2, поступающему по линии 135. Сигнал в блок 8 регистров вырабатываетс  при наличи высокого уровн  сигнала на линии 213, поступающего с соответствующег разр да операционного вьгхода регист ра 13 микрокоманд. Дешифраторы 198200 дешифрируют соответствующие пол  операционной части регистра 13 микрокоманд, поступающие на их входы соответственно по лини м 215, 32 221 и 223. Узел 211 перекодировки в зависимости от кода на лини х 217220 вырабатывает управл ющие сигналы на лини х 41-48 дл  работы блока 15 формировани  адреса микрокоманд в соответствии с таблицей, приведенной на фиг. 12 и описанием ра-: боты блока 15 формировани  адреса микрокоманд. Устройство обеспечивает эффективный механизм доступа к микропрограммному уровню управлени  посредством прерываний, что позвол ет в 2-10 раз увеличить быстродействие выполнени  различных алгоритмов пользовател , операционных систем, драйверов ввода вывода при незначительных аппаратурных затратах. Повьшение быстродействи  достигаетс  за счет возможности микропрограммной реализации алгоритма обработки прерываний от внешних устройств и внутренних прерываний при выполнении команд экстрокодов . Повышение быстродействи  при микропрограммной обработке прерывани  достигаетс  за счет уменьшени  количества обращений к относительно медленнодействующей главной пам ти ввиду отсутстви  этапов выборки команд, использовани  дл  хранени  промежуточных результатов более быстродействующих внутренних элементов процессора; высокой операционной насыщенности микрокоманд, позвол ющей параллельно выполн ть несколько операций (в предлагаемом техническом решении одной микрокомс ндой можно выполн ть до шести операций; чтение операндов, арифметико-логическую операцию, сдвиг, запись результата , установку признаков и проверку условий сокращени  количества шагов при организации ветвлений по нескольким направлени м за счет возможности задани  в одной микрокоманде групповых ветвлений; меньшего времени выборки микрокоманд из микропрограммной пам ти по сравнению с временем выборки команд из главной пам ти; уменьшени  времени на сохранение-восстановление состо ни  прерванной программы за счет сохранени восстановлени  одного регистра при микропрограммной- обработке прерываний вместо нескольких (от 2 до 8) при программной обработке прерываtz

It

фиг, 2

фиг,3

133

фиг л

i60

J

153

39

155

153

. (PuiS

Ф5/

38

З iА/ k

т

170

/

А k м k м t I

ц

i

kУ

м

1S3

т

т

т

t J . t t kM

т

171

171

171

IM

I l .;WlM MAi

15Г 1

1

т

фиг,6

1SS

|Й1

т

195

т

т

П9

и т -.

S

/I/

W

ш

Щ.

т

182

фиг, 8 д fflgjg/ 85 J/77 52 - 3f АППР ПРЕР

СХИ

П

Фиг. 9

150 Л туг

1У

(Put. W Ж 5 :ss кЧУ

(Риг,Г1

X - l e paзлfJf/нoe состо ние

фиг, 12

Claims (1)

1. МИКРОПРОГРАММНЫЙ ПРОЦЕССОР СО СРЕДСТВАМИ БЫСТРОГО ПРЕРЫВАНИЯ, содержащий регистр состояния, блок прерываний, блок синхронизации, блок приемников данных, блоки передатчиков данных и адреса, регистр адреса, блок регистров, операционный блок, коммутатор, регистр команд, формирователь импульсов, регистр микрокоманд, блок микропрограммной памяти и блок формирования адреса микрокоманды, управляющий вход, первый и второй информационные входы и выход которого соединены соответствен но с выходом формирователя импульсов, первым адресным выходом регистра микрокоманд, первым выходом регистра команд и Адресным входом блока микропрограммной памяти, управляющий вход и выход которого подключены соответственно к выходу формирователя импульсов и входу ре- гистра микрокоманд^ управляющий вход, информационный вход, первый, второй и третий адресные входы блока регистров соединены соответственно с выходом формирователя импульсов, первым выходом операционного блока, вторым выходом регистра команд, вторым адресным выходом регистра микрокоманд и первым выходом регистра адреса, синхровход, информационный вход и второй выход которого подключены соответственно к выходу формирователя импульсов, первому выходу операционного блока й информационному входу блока передатчиков адреса, первый и второй информационные входы операционного блока соединены с выходами соответственно коммутатора и блока регистров, а второй выход операционного блока подключен к информационным входам регистра состояний и блока передатчиков данных и третьему информационному входу блока формирования адреса микрокоманды, управляющий вход, первый, второй, третий и четвертый информационные входы коммутатора соединены соответственно с выходом формирователя импульсов, информационным выходом блока приемников данных, информационным выходом регистра состояний, вторым выходом операционного блока и выходом константы регистра микрокоманд, информационный вход и первый выход блока прерываний подключены к управляющему входу-выходу процессора, а синхровход, управляющий вход и второй выход блока прерываний соединены соответственно с выходом формирователя импульсов, признаковым выходом регистра состоя ний и четвертым информационным входом блока формирования адреса микрокоманды, синхровход регистра состояния и управляющий вход операционного блока соединены с выходом формирователя импульсов, вход формирователя импульсов подключен к операционному выходу регистра микрокоманд, синхровход и информационный вход регистра команд соединены соответственно с выходом формирователя импульсов и информационным выходом блока приемников данных, вход которого подключен к информационному входу-выходу процессора, выходы блока передатчиков данных и блока передатчиков адреса соединены соответственно с информационным и управляющим входами-выходами процессора, а управляющие входы этих блоков подключены к выходу блока синхронизации, вход управления чтением/записью которого соединен с выходом формирователя импульсов, а вход управления режимом и выход блока синхронизации ' подключены к управляющему входу выходу процессора, отличающ и й с я тем, что, с целью повышения быстродействия, он содержит блок признака обработки прерывания, включающий два элемента И, два элемента ИЛИ и триггер, информационный вход, синхровход и выход которого соединены соответственно с выходами первого и второго элементов ИЛИ и пятым информационным входом блока формирования адреса микрокоманды, шестой информационный вход которого подключен к выходу дополнительного признака регистра состояний, первый и второй входы первого элемента ИЛИ соединены с выходами соответственно первого и второго элементов И, первые входы которых подключены к выходу формирователя импульсов и входам второго элемента ИЛИ, а вторые входы первого и второго элементов И соединены соответственно с признаковым выходом блока приемников данных и выходом константы регистра микрокоманд .