SU1109925A1

SU1109925A1 - Устройство дл преобразовани цифрового сигнала

Info

Publication number: SU1109925A1
Application number: SU823525750A
Authority: SU
Inventors: Михаил Иванович Беляков; Виктор Данилович Лиференко; Игорь Александрович Лукин; Юрий Викторович Марков; Валентин Тихонович Хрыкин
Original assignee: Предприятие П/Я М-5619; Ленинградский электротехнический институт связи им проф.М.А.Бонч-Бруевича
Priority date: 1982-12-21
Filing date: 1982-12-21
Publication date: 1984-08-23

Abstract

УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ЦИФРОВОГО СИГНАЛА, содержащее последовательно соединенные первый регистр сдвига и дешифратор, а также последовательно соединенные второй регистр сдвига и элемент ИЛИ, отличающеес тем, что, с целью повыпени помехоустойчивости, в него введен J)-триггер, к В -входу которого подключен выход элемента ИЛИ а С-вход Ъ -триггера объединен с первым входом первого регистра сдвига , при этом выходы дещифратора подключены к первому и второму входам второго регистра сдвига, а первый, второй и третий входы первого регистра сдвига вл ютс соответственно первым, вторым и третьим входами устройства, причем третий вход второго регистра сдвига объединен с третьим входом первого регистра сдвига. (Л

Description

Изобретение относитс к технике св зи и может быть использовано дл преобразовани цифрового сигнала CMI (code mark invertion) линейного тракта при передаче информации по волоконно-оптическому кабелю в цифровой информационный сигнал NRZ. Известен преобразователь двоичной информации, содержащий блок стробировани , счетньй триггер, два элемента И, инвертор и элемент ИЛИ tlj. Недостатком устройства вл етс низка помехоустойчивость из-за по в лени на выходе сложных импульсов, обусловленных разными временами задержки в параллельных цеп х. . Наиболее близким к изобретению вл етс устройство дл преобразовани цифрового сигнала, содержащее последовательно соединенные первый регистр сдвига и дешифратор, а также последовательно соединенные второй регистр сдвига и элемент ИЛИ, второй дешифратор, выходы которого подключены к соответствующим входам второго регистра сдвига, и блок разделени пол рности, выходы которого подключе ны к соответствующим входам первого и второго регистров сдвига 21. Однако известное устройство имеет недостаточную помехоустойчивость при высоких скорост х преобразуемых сигналов из-за обратных св зей, охватывающих регистры сдвига и дешифратор. Цель изобретени - повьшение поме хоустойчивости. Дл достижени поставленна цели в устройство дл преобразовани цифрового сигнала, содержащее последова тельно соединенные первый регистр сдвига и дешифратор, а также последовательно соединенные второй регист сдвига и элемент ИЛИ, введен В -триг гер, к D -входу которого подключен вьпСод элемента ИЛИ, а С-вход З)-три гера объединен с первьм входом первого регистра сдвига, три этом выходы дешифратора подключены к первому и второму входам второго регистра сдвига, а первый, второй и третий входы первого регистра сдвига вл ютс соответственно первым, вторым и третьим входами устройства, причем третий вход второго регистра сдвига объединен с третьим входом первого регистра сдвига. На фиг. 1 представлена структурна электрическа схема предложенного устройства; на фиг. 2 - времен-i ныё диаграммы, иллюстрирующие его работу. Устройство содержит первьй регистр 1 сдвига, дешифратор 2, второй регистр 3 сдвига, элемент ИЛИ 4, li-триггер 5. Устройство работает следующим образом. Сигнал CMI, подлежащий преобразованию (фиг. 2а), поступает на вход W устройства, а на входы Т и И прдаетс пр ма (фиг. 2 J ) и инверсна тактовые частоты соответственно. На пр мых выходах первого регистра 1 сдвига по вл ютс сигналы (фиг. 25 и г), соответствующие сдвигу информационного сигнала сигналами пр мой и инверсной тактовых частот . На инверсных выходах первого регистра 1 получаютс сигналы, обратные сигналам на пр мых выходах (фиг. 2Ьиг). Дешифратор 2 необходим дл вьщелени импульсов, соответствующих по влению на входе .1 устройства длительных единичных или нулевых импульсов. Дл выравнивани фронтов полученных с дешифратора 2 импульсов (фиг.2 ие) служит второй регистр 3 сдвига, на выходах которого получаем импульсы (фиг. 2 ж и 5 ), необходимые дл даль нейших преобразований. С выхода второго регистра 3 сдвиГа сигналы (фиг. 2)киз) поступают на элемент ИЛИ 4 и далее на вход Ь-триггера 5. На выходе D-триггера 5 получаетс требуемый цифровой сигнал в коде (фиг. 2ii). Предлагаемое устройство обладает высокой помехоустойчивостью за счет введени Т) -триггера, а также за счет новых св зей между блоками. Изобретение предназначено дл работы на городских цифровых световодных системах передачи. Кроме того, предлагаемое устройство обладает более высоким быстродействием , что позвол ет использовать его в аппаратуре, работающей как со скоростью 8 Кбит/с, так и 34 Мбит/с.

g I I ГП П П r i П . П П П П П П П П П П П

II

1-I П П

p lПП

Ж- 3.

I/.

0UtZ

Claims

УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ЦИФРОВОГО СИГНАЛА, содержащее последовательно соединенные первый регистр сдвига и дешифратор, а так- же последовательно соединенные второй регистр сдвига и элемент ИЛИ, отличающееся тем, что, с целью повыпения помехоустойчивости, в него введен Д -триггер, к Б -входу которого подключен выход элемента ИЛИ, а С-вход Б -триггера объединен с первым входом первого регистра сдвига, при этом выходы дешифратора подключены к первому и второму входам второго регистра сдвига, а первый, второй и третий входы первого регистра сдвига являются соответственно первым, вторым и третьим входами устройства, причем третий вход второго регистра сдвига объединен с третьим входом первого регистра сдвига.

SU „,.1109925 >