SU1100697A1 - D.c.drive - Google Patents
D.c.drive Download PDFInfo
- Publication number
- SU1100697A1 SU1100697A1 SU833562896A SU3562896A SU1100697A1 SU 1100697 A1 SU1100697 A1 SU 1100697A1 SU 833562896 A SU833562896 A SU 833562896A SU 3562896 A SU3562896 A SU 3562896A SU 1100697 A1 SU1100697 A1 SU 1100697A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- bit
- inputs
- outputs
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
1. ЭЛЕКТРОПРИВОД ПОСТОЯННОГО ТОКА, содержащий электродвигатель посто нного тока с усилителем мощности , входом подключенным к регул тору скорости, один КЗ входов которого св зан через масштабировани с цифроаналоговым преобразователем , a к другому входу подключен датчик скорости, соединенный с рабочим механизмом, св занным входом с электродвигателем посто нного тока, выходом - с цифровым датчиком координаты , отличающийс тем, что, с целью повышени быстродействи и точности останова рабоче- .го механизма, в него введены блок ограничени , три блока совпадени , два блока формировани кода, логический элемент НЕ, три сумматора, блок сравнени кодов, п ть логических элементов И, блок задержки,.счетчик регистр, генератор импульсов, распределитель импульсов, логический элемент ИЛИ, три п-разр дных регистра сдвига, п-разр дный реверсивный счетчик-регистр сдвига, п цепей из последовательно соединенных дифференцирующей цепочки и одновибратора, два п-2-разр дных регистра сдвига и задатчик координаты, причем знаковые выходы задатчика координаты и цифрового датчика координаты подключены соответственно к командному входу первого блока формировани кода и через логический элемент НЕ ккомандному входу второго блока формировани кода, a их информационные выходы - к информационным входам соответственно первого и второго бло ков совпадени , выходы которых соединены с параллельными входами соответственно первого и второго n-2-разg р дных регистров сдвига, последовательные выходы которых подключены к информационным входам соответствующих блоков формировани кода, выходы которых подключены к первому сумматору, вьпсодом соединенному с последовательным входом первого п-разр дногр регистра сдвига, пр мой и инверсный выходы знакового разр да которого подключены к первым входам соответственно первого и второго, Од третьего и четвертого логических элементов И, выходы первых двух из коСО торых соединены соответственно с вы читающим и суммирующим входами п-разр дного реверсивного счетчика-регщ; ра сдвига, выходы других двух - соответственно с единичным и нулевым входами знакового разр да регистра, последовательный выход п-разр дного реверсивного счетчика-регистра сдвига соединен с его же йоеледЬвaтельным входом и с первым входом второго сумматора , выход которого подключен к первому входу третьего сумматора и к последовательному входу второго1. A DC ELECTRIC DRIVE containing a DC motor with a power amplifier, an input connected to a speed controller, one short-circuit input of which is connected via scaling to a D / A converter, and a speed sensor connected to an operating mechanism connected to the other input is connected to another input. with a DC motor, output with a digital coordinate sensor, characterized in that, in order to improve the speed and accuracy of the working mechanism, its mechanism is entered empty, three blocks of coincidence, two blocks of code formation, a logical element NOT, three adders, a block of code comparison, five logical elements AND, a delay block, a counter register, a generator of pulses, a pulse distributor, a logical element OR, three n-bit shift register, p-bit reversible counter-shift register, p chains of series-connected differentiating chain and one-shot, two n-2-bit shift registers and coordinate setting unit, with sign coordinates and digital sensor outputs the coordinates are connected respectively to the command input of the first code generation unit and through the logical element NOT the command input of the second code generation unit, and their information outputs to the information inputs of the first and second matching blocks, respectively, the outputs of which are connected to the parallel inputs of the first and second n, respectively 2-way shift registers, the serial outputs of which are connected to the information inputs of the corresponding code generation blocks, the outputs of which are connected to the first directly connected to the serial input of the first n-bit of the shift register, the direct and inverse outputs of the sign bit of which are connected to the first inputs of the first and second, Od of the third and fourth logical elements, And, the outputs of the first two of the coCors are connected, respectively with you reading and summarizing the inputs of an n-bit reversible counter register; the shift offset, the outputs of the other two, respectively, with the single and zero inputs of the sign bit of the register, the serial output of the n-bit reversible counter-shift register are connected to its same input and to the first input of the second adder, the output of which is connected to the first input of the third adder and to the serial input of the second
Description
n-разр дного регистра сдвига, последовательный выход которого соеданен с вторыми входами второго и третьего сумматоров, выход последнего соединен с последовательным входсв4 третьего п-разр дного регистра сдвига, параллельньй выход которого вместе с параллельным выходом первого п-разр дного регистра сдвига подключен к блоку сравнени кодов, выход которого подключен к- первому входу п того логического элемента И, св занного через блок задержки с установочным входом распределител .импулсов , с вторьми входами первого и второго логических элементов И и со счетным входом счетчика, выход генератора импульсов соединен с переключающим входом распределител импульсов , нулевой выход которого подключен к управл ющим входам первого и.второго блоков совпадени и к установочным входам блоков формировани кода, выходы распределител пульсов с первого по п-й через п цепей из последовательно соединенных дифференцирующей цепочки и одновибратора подключены к п входам логического элемента ИЛИ, выход которого соединен с входами управлени сдвигом п-2-разр дных регистров сдвига, п-разр дных регистров сдвига, п-разр дного реверсивного счетчика-регистра сдвига и с синхронизирующими входами блоков формировани кода, n+1-й выход распределител импульсов подключен к второму входу п того логического элемента И, выходк управл ющим входам третьего и четвертого логических элементов И и третьего блока совпадени , п+З-й выход - к установочным входам п-разр дного реверсивного счетчика-регистра сдвига, второго п-разр дного регистра сдвига и счетчика, выход которого подключен к информационному входу третьего блока совпадени , выход которого соединен с входом информационных разр дов регистра, выход которого через последовательно соединенные цифроаналоговый преобразователь , блок масштабировани и блок ограничени св зан с вторым входом регул тора скорости.n-bit shift register, the serial output of which is connected to the second inputs of the second and third adders, the output of the latter is connected to the serial input number of the third n-bit shift register, the parallel output of which together with the parallel output of the first n-bit shift register is connected to the block comparison of codes, the output of which is connected to the first input of the fifth logical element I, connected through the delay unit with the installation input of the distributor pulses, with the second inputs of the first and second logic With the counting input of the counter, the output of the pulse generator is connected to the switching input of the pulse distributor, the zero output of which is connected to the control inputs of the first and second matching blocks and the installation inputs of the code generation blocks, the outputs of the pulse distributor from the first to the nth through p circuits from a series-connected differentiating chain and a single vibrator connected to n inputs of an OR gate, the output of which is connected to the shift control inputs of a n-2-bit registers sd yoke, p-bit shift registers, p-bit reversible counter-shift register and with the clock inputs of the code generation units, n + 1-th output of the pulse distributor connected to the second input of the fifth logical element I, the output to the control inputs of the third and the fourth logical elements And and the third block of coincidence, n + Z th output - to the setup inputs of the n-bit reversible counter-shift register, the second n-bit shift register and the counter, the output of which is connected to the information input of the third block The output, whose output is connected to the input of information bits of the register, whose output is connected to the second input of the speed regulator through serially connected digital-to-analog converter, a scaling unit and a limiting unit.
Изобретение относитс к электротехнике и может быть использовано дл координатного управлени приводом , в частности электроприводом ра бочих механизмов в машиностроении, приборостроении, металлургии. Известна цифрова система автома тического останова стана, содержаща блоки измерений длины полосы и блок измерений скорости, подключенные к входам блока сравнени , выход которого через блок выходных преобразователей подключен к входу органа, управлшощего скоростью стана. В про цессе замедлени блок сравнени кон ролирует одновременность по влени сигналов, соответствующих некоторым дискретным расчетным значени м скорости и длины полосы С11. Недостатками системы вл ютс возможные значительные отклонени процесса замедлени от равнозамедлен ного движени , оптимального в смысле быстродействи , и невысока точность останова. Эти недостатки обусловлены дискретностью измерений (при фиксированных значени х числа витков полосы на барабане моталки), а также релейным характером управлени скоростью . Наиболее близким к изобретению по технической сущности вл етс электропривод посто нного тока, содержащий электродвигатель посто нного тока с усилителем мощности, входом подключенные к регул тору скорости, один из входов которого св зан через блок масштабировани с цифроаналоговым преобразователем, а к другому входу подключен датчик скорости, соединенный с рабочим механизмом, св занньм входом с электродвигателем посто нного тока, выходом- с цифровые датчиком координаты С 2. Недостатками этого электропривода также вл ютс возможные значительные 3 отклонени процесса замедлени от оп тимального в смысле быстродействи равнозамедленного движени и относительно невысока точность останова Эти недостатки, обусловленные ограни ченной возможной точностью используе мого аналогового нелинейного преобразовател , не позвол ют примен ть электропривод в случа х, когда требуетс быстродействие и высока точность останова рабочего механизма. Цель изобретени ,- повьппение быст родействи и точности останова рабочего механизма. Поставленна цель достигаетс тем, что в электропривод посто нного тока, содержащий электровдигатель посто нного тока с усилителем мощности , входом подключенным к регул тору скорости, один из входов которо го св зан через блок масштабировани с цифроаналоговым преобразователем, а к другому входу подключен датчик скорости, соединенный с рабочим механизмом , св занньм входом с электродвигателем посто нного тока, выходом - с цифровым датчиком координаты введены блок ограничени , три блока совпадени , два блока формировани кода, логический элемент НЕ, три сумматора, блок сравнени кодов, п ть логических элементов И, блок задержки, счетчик, регистр, генератор импульсов, распределитель импуль сов, логический элемент ИЛИ, три п-разр дных регистра сдвига, п-разр дный реверсивный, счетчик - регистр сдвига, п цепей из последовательно соединенных дифференцирующей цепочки и одновибратора, два n-2-разр дных регистра сдвига и задатчик координаты , причем знаковые выходы задатчика координаты и цифрового датчика координаты подключены соответственно к командному входу первого блока формировани кода и через логический -элемент НЕ - к командному входу второго блока формировани кода, а их информационные выходы - к информационным входам соответственно первого и второго блоков совпадени , выходы которых соединены с: параллельньвш входами соответственно первого и второго n-2-разр дных регистров сдаига, последовательные выходы которых подключены к информационным входам соответствующих блоков формировани кода, выходы которых подклю974 чеиы к первому сумматору, выходам соединенному с последовательным входом первого п-разр дного регистра сдвига, пр мой и ннверсный выходы знакового разр да которого подключены к первым входам соответственно первого и второго, третьего и четвертого логических злементов И, выходы первых двух из которых соединены соответственно с вычитающим и суммирующим входами п-разр дного реверсивного счетчика-регистра сдвига , выходы других двух - соответственно с единичным и нулевые входами знакового разр да регистра, последовательный выход п-разр дного счетчика-регистра сдвига соединен с его же последовательным входом и с первым входом второго сумматора, выход которого подключен к первому входу третьего сумматора и к последовательнo fy входу второго п-разр дного регистра сдвига, последовательный выход которого соединен с вторыми входами второго и третьего сумматоров , выход последнего соединен с последовательные третьего п-разр дного регистра сдвига, параллельный выход которого вместе с параллельным выходом первого п-разр дного регистра сдвига подключен к блоку сравнени кодов, выход которого подключен к первому входу п того логического элемента И, св за1нного через блок задержки с установочным входом распределител импульсов, с вторыми входами первого и второго логических элементов И и со счетным входом счетчика, выход генератора riftjпульсов соединен с .переключающим входом распределител импульсов, нулевой выход которого подключен к управл ющимвходам первого и второго блоков совпадени и к установочным входам блоков формировани кода, выходы распределител импульсов с первого по-п-й через п целей из последовательно соедашенных дифференцирующей цепочки и одновибратора Р подключены к д входам логического элемента ИЛИ, выход которого соединен с входами управлени сдвигом п-2-разр дньк регистров сдвига,п-разр дных регистров сдвига,ti-разр дного реверсивного счетчика-регистра сдвига и с синхронизирующими входами блоков формировани кода, ri+1-й выход распределител импульсов подключен к второму входу п того логического элемента И, n+2-й выход - к управл ющи входам третьего и четвертого логических элементов И и третьего блока совпадени , п+3-и выход - к установочным входам п-разр дного реверсив ного счетчика-регистра сдвига, второго п-разр дного регистра сдвига и счетчика, выход которого подключен к информационному входу третьего блока совпадени , выход которого подключен к -информационному входу третьего блока совпадени , выход ко торого соединен с входом информационных разр дов регистра, выход которого через последовательно соединенные цифроаналоговый преобразователь , блок масштабировани и блок ограничени св зан с вторым входом регул тора скорости. На фиг. 1 приведена функциональна схема электропривода посто ннйго тока; на фиг. 2 - схема блока формировани кода; на фиг. 3 - схема блока сравнени кодов. Электропривод посто нного тока содержит электродвигатель 1 посто нного тока (фиг. 1) с усилителем мощности , входом подключенным к регул тору 2 скорости, один из входов которого св зан через блок 3 масштабировани с цифроаналоговым преобразователем 4, а к другому входу подключен датчик 5 скорости, соединенный с рабочим механизмом 6, св занны входом с электродвигателем 1, выходом - с цифровым датчиком 7 координаты . Электропривод также содержит блок 8 ограничени , три блока 9, 10 и 11 совпадени , два блока 12 и 13 форформировани кода, логический элемен НЕ, 14, три сумматора 15, 16 и 17,блок 18 сравнени кодов, п ть логических элементов И 19-23, блок 24 задержки, счетчик 25, регистр 26, генератор 27 импульсов, распределитель 28 импульсов , логический элемент ИЛИ 29,три п-разр дных регистра 30, 31 и 32 сдви га, п-разр дный реверсивный счетчикрегистр сдвига 33, п цепей из после „„ , .. .л., HWV.J1C довательно соединенных дифференцирующей цепочки и одновибратора 34, два / riTALr rTOTTr tJtrtr ТЛ лттттлв- ЯЧ - ч л л .n-2-разр дных регистра 35 и 36 сдвига задатчик 37 координаты. Знаковые выходы задатчика 37 координаты и цифрового датчика 7 координаты подключены соответственно к командному входу первого блока 12 формировани кода и через логический элемент НЕ 14, к 6976 командному входу второго блока 13 формировани кода, а их информационные выходы - к информационным входам соответственно первого и второго блоков 9 и 10 совпадени , выходы которых соединены с параллельными входами соответственно первого и второго n-2-разр дных регистров 35 и 36 сдвига, последовательные выходы которых подключены к информационным входам соответствующих блоков 12 и 13 форм фовани кода, выходы которых подключены к первому сумматору 15, выходом соединенному с последовательным входам первого п-разр дного регистра сдвига, пр мой и инверсньй выходы знакового разр да которого подключены к первым входам соответственно первого 19 и второго 20, третьего 21 и четвертого 22 логических элементов И, выходы первых двух из которых (т.е. элементов 19 и 20) соединены соответственно с вычитающим и суммирующим входами п-разр дного реверсивного счетчика-регистра сдвига 33, выходы других двух логических элементов И 21 и 22 соединены соответственно с единичным и нулевым входами знакового разр да регистра 26. Последовательный выход -разр дного реверсивного счетчикарегистра сдвига 33 соединен с его же последовательным входом и с первым входом второго сумматора 16, ш.1ход которого подключен к первому входу третьего сумматора 17 и к последовательному входу второго п-разр дного регистра 31 сдвига, последовательный выход которого соединен с вторыми входами второго и третьего сумматоров 16 и 17, выход последнего соединен с последовательным входом третьего п-разр дного регистра 32 сдвига, параллельный выход которого вместе с параллельным выходом первого п-разр дного регистра 30 сдвига подключен к блоку 18 сравнеи кодов, выход которого подключен первому входу п того логического лемента И 23, св занного через блок лемента и 23, св занного через б 4 задержки и установочным входом - аспределител 28 импульсов, с втоьми входами первого и йторогологиеских элементов И 19 и 20 и со счетым входом счетчика 25, выход генераора 27 импульсов соединен с переклюающим входом распределител 28 имульсов , нулевой выход которого подлючен к управл ющим входам первого 10 совпадени и второго блоков и к установочным входам блоков 12 и 13 формировани . Выходы распределител 28 импульсов с первого по п-й через п цепей из последовательно сое диненных дифференцирующей цепочки и одновибратора 34 подключены к п входам логического элемента ИЛИ 29, выход которого соединен с входами управлени сдвигом n-2-разр дных регистров 35 и 36 сдвига, п-разр дных регистров 30, 31 и 32 сдвига, п-разр дного реверсивного счетчика-регистра сдвига 33 и с синхронизирующими входами блоков 12 и 13 формировани кода, n+1-й выход распределител 28 Импульсов подключен к второму входу п того логического элемента И 23, (п+2)-й выход - к управл ющим входам третьего и четвертого логических элементов И 21 и 22 и третьего блока 11 совпадени , (п+3)-й выход - к установочным входам п-разр дного реверсивного счетчика-регистра сдви га 33, второго п-разр дного регистра 31 сдвига и счетчика 25, вьгход которого подключен к информационном входу третьего блока 11 совпадени , выход которого соединен с входом информационных разр дов регистра 26 выход которого через последовательно соединенные цифроаналоговый преобразователь 4, блок 3 масштабировани и блок,В ограничени св зан с вторым входом регул тора 2 скорости . Блок формировани 12(13) кода со держит триггер 38 .(фиг. 2), три логических элемента И 39, 40 и 41, ло гический элемент НЕ 42, элемент 43 задержки и логический элемент ИЛИ 44 Блок 18 сравнени кодов может быть выполнен, например, в виде ком бинационной логической схемы, реали зующей переключательную функцию («2 24 2 2 2 2hVhV«3 3)- . -KHV..VlVl) «iS(«2 V( Vh )- -4%HV(VlWVl4H)n4)--)) v()4 3-4-r . a,5 - пр мые и 1 7 2 2 инверсные двоичные сигналы н первом входе блока 18 сравнени кодов, подключаемом к параллельному выходу первого п-разр дного регистра 30 7 8 сдвига сигналы на входе знакового разр да); bi,b, bj, Ь2,...Ь„, пр мые и инвесрные двоичные сигналы на втором входе блока 18 сравнени кодов, подключаемом к параллельному выходу третьего п-разр дного регистра 32 сдвига (Ь, В - сигналы на входе знакового разр да); с - сигнал на выходе блока 18 сравнени кодов. Блок 18 сравнени кьдов (фиг. 3) содержит три логических элемента И 45, 46 и 47, два логических элемента ИЛИ 48 и 49, логические схемы разр дов с второго по пг1-;й, А, ... ,А, составленные из п-2 групп 50 по. шесть логических элементов И кажда и п-2 групп 51 по три логических элемента ИЛИ кажда , а также два логических элемента И 52 и 53. Регул тор 2 скорости (фиг. 1) может быть выполнен в виде пропорционально-интегрального регул тора. Блок 3 масштабировани выполнен, например, в виде потенциометра. Цифроаналоговый преобразователь 4 выполнен, например, в виде преобразовател пр мого двоичного нормального кода (со знаком) в электрическое напр жение. Цифровой датчик координаты может быть выполнен, например, в виде последовательного соединени преобразовател линейного или углового перемещени в двоично-дес тичный рефлексный код, преобразовател двоичнодес тичного рефлексного кода в двои но-дес тичньй и преобразовател двоично-дес тичногр кода в пр мой двоичный нормальный код (со знаком). Если на выходе преобразовател перемещени формируетс непосредственно на пр мой двоичньй нормальный код, то преобразователи кодов отсутствуют. Блок 8 о-граничени может быть выполнен в виде диодного ограничител . ; Первые два блока 9 и 10 совпадет. ни содержат по п-2 логических элементов И (где п - максимальное число разр дов в двоичном представлении разности заданной и действительной кординат со знаковым разр дом), тре тий блок 11 совпадени содержит 2(т-1) логических элементов И (где m - максимальное число разр дов в двоичном представлении максимальной расчетной скорости со знаком). Сумматоры 15, 16 и 17 выполнены, например, в виде одноразр дных комби национных сумматоров последовательных кодов с задержкой переноса. Счетчик 25 выполнен, например, в виде т-1-разр дного двоичного счетчи Регистр 26 выполнен, например, в виде га-разр дного регистра. Распределитель 28 импульсов выполнен , например, в риде последовательного соединени счетчика и деши ратора с числом выходов, не меньшим п+4, п-разр дный реверсивный счетчик регистр сдвига 33 выполнен, найример в виде реверсивного счетчика на 1К-триггерах, дополнительно оснащенного цеп ми сдвига содержимого вправо (в сторону младших разр дбв). Задатчик 37 координаты выполнен, например, в виде последовательного срединени группы Декадных переключателей , группы шифраторов и преобразовател двоично-дес тичного кода в пр мой двоичный нормальный код (со знаком). Электропривод посто нного тока работает следующим образом. Перед пуском электродвигател 1, ; привод щего в движение рабочий механизм 6, с помощью задатчика 37 координаты устанавливают заданную ко ординату Хд рабочего механизма 6. При подаче питани (цепи питани на фиг. 1 не показаны) на знаковом и ин формационном выходах задатчика 37 координаты формируетс параллельньй пр мой двоичный нормальный код заданной координаты х (со знаковым разр дом), а на знаковом и информационном выходах цифрового датчика 7 координаты - параллельный пр мой двоичный нормальный код действительной координаты X (со знаковьо разр дом ) . Одновременно начинает работать генератор 27 импульсов, вызыва изменение состо ний распределител 28 импульсов. После включени питани n-2-разр дные регистры 35 и 36 сдвига , блоки 12 и 13 формировани кода, п-разр дные регистры 30, 31 и 32 сдвига, п-разр днЫй реверсивный счетчик-регистр сдвига 33, счетчик 25, регистр 26 и распределитель 28 импульсов могут оказатьс в произвольных начальных состо ни х. Однако по истечении времени, не превышающего длительности наиболее продолжительного периода вычислений расчетной скорости и расчетного пути замедлени рабочего механизма 6, распределитель 28 импульсов об зательно оказываетс в состо нии п+3, которому соответствует наличие на его (п+3)-м выходе сигнала, устанавливающего п-разр дный регистр 31 сдвига , п-разр дный реверсивный счетчикрегистр сдвига 33 и счетчик 25 в нулевые состо ни , после чего распределитель 28 импульсов переходит в свое нулевое состо ние. Дл того, чтобы переходный процесс при включении электропривода не оказывал вли ни на работу электродвигател 1,не обходимо, с учетом реальной инерционности электродвигател 1 с усилителем мощности и рабочего механизма , выбрать достаточно высокую рабочую частоту генератора 27 импульсов (например, пор дка дес тков или сотен кГц), и тогда врем переходного процесса будет достаточно малым (например, пор дка дес тков или единиц мс). По истечении времени переходного процесса начинаетс нормальный режим работ, который удобно рассматривать, начина с нулевого состо ни распределител 28 импульсов, причем все регистры (26, 30, 31, 32, 35 и 36), п-разр дный реверсивный счетчик-регистр сдвига 33, счетчик 32 и блоки 13 и 12 формировани кода также наход тс в нулевых состо ни х. При переходе распределител 28 импульсов в нулевое состо ние на его нулевом выходе по вл етс сигнал, который вводит с информационных выходов задатчика 37 координаты и цифрового датчика 7 координать соответственно в n-2-разр дные регистры 35 и 36 сдвига, параллельные пр мые двоичные нормальные коды модулей /Xj/ и /X/ заданной и действительной координат X, и х (без знаковых разр дов), а также устанавливает блоки 12 и 13 формировани кода в нулевые состо ни . Следующие п импульсов генератора 27 импульсов вызывают последовательное по вление сигналов на п выходах распределител 28 импульсов, начина с первого по 4-й выход. Эта сери . п импульсов через п цепей 34 и логический элемент ИЛИ 29 поступает на входы управлени сдвигом регистров . сдвига 30, 31, 32, 35, 36, п-разр днего реверсивного счетчика-регистра сдвига 33 и на синхронизирующие вхо-; ды блоков 12 и 13 формировани кода. При этом содержимое всех указанных регистров сдвига (30,31,32,35 и 36) и п-разр дного реверсивного счетчика-регистра сдвига 33 сдвигаетс вправо (в сторону младших разр дов) на п разр дов. Последовательный n-2-разр дный код модул /Xj/ заданной координаты х проходит, начина с младших разр дов, с последовательного выхода n-2-разр дного регистра 35 сдвига через блок 12 формировани кода на первый вход сумматора 15. Если ,/0, то этот код проходит через блок 12 формировани код без изменени , а со стороны старших разр дов к нему добавл ютс два нул . Если х,; О,то единичной сигнал в знаковом разр де кода заданной координаты х, поступающий со знакового выхода задатчика 37 координаты на командный вход блока 12 формировани кода, возбуждает один из входов логического элемента И 39 (фиг. 2), два других входа которого подключены к синхронизирующему и информационному входам блока 12 формировани кода. Вследствие этого, по вление на информационном входе блока 12 формировани кода первой со стороны младших разр дов единицы последовательного кода модул заданной координаты х открывает вызвавшему ее по вление сдвигающему импульсу путь от синхронизирующего . входа блока 12 формировани кода к единичному входу триггера 38, который по истечении времени задержки элемента 43 переходит из нулевого в единичное состо ние. В результате остальные (старшие) разр ды кода инвертируютс и, таким образом, на выходе блока 12 формировани кода формируетс дополнительный код медул /Xj/ заданной координаты х, JCO стороны старших разр дов к нему добавл ютс две единицы. Таким образом , при на первый вход сумматора 1 5 (фиг . 1) поступает последо нательный пр мой двоичный код заданной координаты Xj, а при - ее дополнительный код. Одновременно на второй вход сумматора 15 при х 0 поступает последовательный дополнительный двоичный код действительной координаты X , формируемый блоком 13 формировани кода, а при х О пр мой код (так как на командный , вход блока 13 формировани кода поступает инверси сигнала, получаемого со знакового выхода цифрового датчика 7 координаты. С выхода сумматора 15 в п-разр дньй регистр 30 сдвига поступает код разности Xj-x пр мой при SOCT О или дополнительный при SQJ.. Разность S, заданной и действительной координат рабочего механизма 6 представл ет собой путь, оставшийс до ее останова.The invention relates to electrical engineering and can be used for coordinate control of a drive, in particular, an electric drive of working mechanisms in mechanical engineering, instrument making, metallurgy. A digital automatic system for stopping a mill is known, comprising a strip length measurement unit and a velocity measurement unit connected to the inputs of the comparison unit, the output of which is connected via an output transducer unit to the input of an organ controlling the mill speed. In the deceleration process, the comparison unit monitors the simultaneous occurrence of signals corresponding to some discrete calculated values of the speed and the length of the C11 band. The disadvantages of the system are the possible significant deviations of the slowdown process from equally slow motion, optimal in terms of speed, and low stop accuracy. These drawbacks are due to the discreteness of the measurements (with fixed values of the number of turns of the strip on the winder drum), as well as the relay nature of speed control. The closest to the invention in its technical nature is a direct current electric drive containing a direct current electric motor with a power amplifier, connected to a speed controller, one of the inputs of which is connected via a scaling unit with a digital-to-analog converter, and a speed sensor connected to the other input. connected to the working mechanism, connected by an input with a direct current electric motor, and output by a digital C 2 coordinate sensor. The disadvantages of this electric drive are also possible significant 3 deviations of the deceleration process from the optimal in terms of speed, equally slow motion and relatively low stopping accuracy. These disadvantages, due to the limited possible accuracy of the used analog nonlinear converter, do not allow to use the electric drive in cases where speed and high stop accuracy of the working mechanism is required. The purpose of the invention is to increase speed and stop accuracy of the working mechanism. The goal is achieved by the fact that the DC motor contains a DC electric motor with a power amplifier, an input connected to a speed controller, one of the inputs of which is connected through a scaler to a digital-to-analog converter, and another speed sensor is connected to another input connected to the working mechanism, connected by an input with a DC electric motor, output — with a digital coordinate sensor, a limiting unit, three coincidence units, two code generation units, a logic input a common element NOT, three adders, a code comparison unit, five AND gates, a delay unit, a counter, a register, a pulse generator, a pulse distributor, an OR logic unit, three n-bit shift registers, an n-bit reversing counter - a shift register, p chains from a series-connected differentiating chain and a one-shot, two n-2-bit shift registers and a coordinate setting unit, with the sign outputs of the coordinate setting and digital coordinate sensor being connected to the command input of the first block, respectively ka form the code and through the logical element NOT to the command input of the second block forming the code, and their information outputs to the information inputs of the first and second blocks of the match, respectively, the outputs of which are connected to: the parallel inputs of the first and second n-2-bits respectively spoiler registers, the serial outputs of which are connected to the information inputs of the corresponding code generation units, the outputs of which are connected to the first adder, the outputs connected to the serial input The first p-bit shift register, the forward and backward outputs of the sign bit of which are connected to the first inputs of the first and second, third and fourth logical inputs, respectively, the outputs of the first two of which are connected to the subtracting and summing inputs of the n-bit reverse the shift shift register; the outputs of the other two are respectively with the one and zero inputs of the sign bit of the register; the serial output of the n-bit counter-shift register is connected to its same serial input. with the first input of the second adder, the output of which is connected to the first input of the third adder and to the sequential fy input of the second n-bit shift register, the serial output of which is connected to the second inputs of the second and third adders, the output of the last connected to the serial third n-bit register shift, the parallel output of which, together with the parallel output of the first n-bit shift register, is connected to a code comparison unit, the output of which is connected to the first input of the fifth logical element And, through the communication za1nnogo delay unit with an installation inlet distributor pulses to second inputs of first and second AND gates and to the counting input of counter riftjpulsov generator output is connected to. the switching input of the pulse distributor, the zero output of which is connected to the control inputs of the first and second blocks of coincidence and to the installation inputs of the code generation blocks, the outputs of the pulse distributor from the first through the n targets from the series-connected differentiating chain and single-phase P are connected to the d inputs the OR gate, the output of which is connected to the inputs of the shift control of n-2-bit banks of shift registers, n-bit shift registers, ti-bit reversible counter-register shift a and with the clock inputs of the code-forming units, ri + 1-th output of the pulse distributor is connected to the second input of the fifth logical element AND, n + 2-nd output - to the control inputs of the third and fourth logical elements AND and the third coincidence unit, n + 3rd output - to the setup inputs of the n-bit reversible counter-shift register, the second n-bit shift register and the counter, the output of which is connected to the information input of the third coincidence unit, the output of which is connected to the -information input of the third coincident unit spinning, to yield torogo connected with the input information bit register rows, whose output is series connected through a digital to analog converter, the scaling unit and limitations associated with the second input of the speed regulator of the torus. FIG. 1 shows a functional diagram of the electric drive constant current; in fig. 2 is a diagram of a code generation unit; in fig. 3 is a block comparison circuit diagram. The direct current drive comprises a direct current motor 1 (FIG. 1) with a power amplifier connected to a speed controller 2, one of the inputs of which is connected via a scaling unit 3 to a digital-to-analog converter 4, and a speed sensor 5 connected to the working mechanism 6 connected to another input connected to an electric motor 1 , output - with a digital sensor 7 coordinates. The drive also contains a limitation block 8, three blocks 9, 10 and 11 matches, two blocks 12 and 13 of code formation, a logical element NOT 14, three adders 15, 16 and 17, a block 18 comparing codes, five logical elements AND 19- 23, delay block 24, counter 25, register 26, pulse generator 27, pulse distributor 28, logic element OR 29, three n-bit registers 30, 31 and 32 shifts, n-bit reversing shift register 33, n circuits from after „„,. . . l HWV. J1C delimitably connected differentiating chain and one-shot 34, two / riTALr rTOTTr tJtrtr ТЛ лттттлл-ЯЧ - ч л л. The n-2-bit register of 35 and 36 shift setting point 37 coordinates. The symbolic outputs of the setpoint 37 coordinates and the digital sensor 7 coordinates are connected respectively to the command input of the first code generation unit 12 and through the logical element NOT 14, to 6976 the command input of the second code generation unit 13, and their information outputs to the information inputs of the first and second blocks, respectively 9 and 10 matches whose outputs are connected to parallel inputs of the first and second n-2-bit shift registers 35 and 36, respectively, the serial outputs of which are connected to the information inputs the corresponding blocks 12 and 13 of the code form, the outputs of which are connected to the first adder 15, the output connected to the serial inputs of the first n-bit shift register, the direct and inverse outputs of the sign bit of which are connected to the first inputs of the first 19 and second, respectively, 20, the third 21 and fourth 22 logical elements And, the outputs of the first two of which (r. e. elements 19 and 20) are connected respectively to the subtracting and summing inputs of the n-bit reversible counter-shift register 33, the outputs of the other two logic elements And 21 and 22 are connected respectively to the single and zero inputs of the sign bit register 26. A serial output — a discharge reversible counter of the shift register 33 — is connected to its same serial input and to the first input of the second adder 16, w. The input of which is connected to the first input of the third adder 17 and to the serial input of the second n-bit shift register 31, the serial output of which is connected to the second inputs of the second and third adders 16 and 17, the output of the last is connected to the serial input of the third n-bit register 32 the shift, the parallel output of which, together with the parallel output of the first p-bit shift register 30, is connected to the block 18 of the same codes, the output of which is connected to the first input of the fifth logic element AND 23, connected via The block of the element and 23, connected through b 4 delays and the installation input - the distributor 28 pulses, with the second inputs of the first and logologic elements And 19 and 20 and with the counting input of the counter 25, the output of the generator 27 pulses connected to the switching input of the distributor 28 pulses, zero the output of which is connected to the control inputs of the first 10 matches and the second blocks and to the installation inputs of the formation blocks 12 and 13. The outputs of the distributor 28 pulses from the first to the nth through n circuits of the serially connected differentiating chain and the one-shot 34 are connected to the n inputs of the logic element OR 29, the output of which is connected to the shift control inputs of the n-2-bit shift registers 35 and 36, p-bit shift registers 30, 31 and 32, p-bit reversible counter-shift register 33 and with the clock inputs of the code generation blocks 12 and 13, n + 1 output of the pulse distributor 28 connected to the second input of the fifth logic element And 23, (n + 2) th exit - to the control inputs of the third and fourth logic elements And 21 and 22 and the third block 11 match, (n + 3) -th output - to the installation inputs of the n-bit reversible counter-register shift ha 33, the second n-bit register 31 shift and the counter 25, whose input is connected to the information input of the third coincidence unit 11, the output of which is connected to the information bits of the register 26 whose output is connected via a serially connected digital-to-analog converter 4, the scaling unit 3 and the block B is connected to the second input 2 speed regulator. The forming unit 12 (13) of the code contains trigger 38. (FIG. 2), three logical elements AND 39, 40 and 41, a logical element NOT 42, a delay element 43 and a logical element OR 44 The code comparison unit 18 can be executed, for example, in the form of a combination logic circuit implementing a switching function (" 2 24 2 2 2 2hVhV «3 3) -. -KHV. . VlVl) "iS (" 2 V (Vh) - -4% HV (VlWVl4H) n4) -)) v () 4 3-4-r. a, 5 - forward and 1 7 2 2 inverse binary signals on the first input of block 18 of code comparison, connected to the parallel output of the first n-bit register 30 7 8 shift signals on the input of the sign bit); bi, b, bj, b2 ,. . . B, direct and investment binary signals at the second input of the code comparison unit 18, connected to the parallel output of the third n-bit shift register 32 (b, B - signals at the sign bit input); c is the signal at the output of the code comparison unit 18. Block 18 compares the turns (FIG. 3) contains three logical elements AND 45, 46 and 47, two logical elements OR 48 and 49, logic circuits of bits from the second to PG1; x, A,. . . , A, composed of p-2 groups of 50 per. six logical elements And each and p-2 groups 51 each of three logical elements OR each, as well as two logical elements AND 52 and 53. Speed controller 2 (FIG. 1) can be made in the form of a proportional-integral controller. The scaling unit 3 is made, for example, in the form of a potentiometer. Digital to analogue converter 4 is made, for example, in the form of a direct binary normal code converter (with a sign) to an electrical voltage. A digital coordinate sensor can be performed, for example, as a serial connection of a linear or angular displacement transducer to a binary-decimal reflex code, a binary-ten reflex code transformer to a double-decimal, and a binary-decimal code transducer to a direct binary normal code (with a sign). If at the output of the displacement transducer is formed directly to the forward binary normal code, then there are no code converters. The o-boundary unit 8 may be configured as a diode limiter. ; The first two blocks 9 and 10 match. They each contain n-2 logical elements AND (where n is the maximum number of bits in the binary representation of the difference between a given and real coordinates with a significant bit), the third block 11 matches contains 2 (t-1) AND logical elements (where m is the maximum number of bits in the binary representation of the maximum design speed with a sign). Adders 15, 16, and 17 are made, for example, in the form of one-bit combinational adders of successive codes with transfer delay. The counter 25 is made, for example, in the form of a t-1-bit binary counter. The register 26 is made, for example, in the form of a g-bit register. Pulse distributor 28 is made, for example, in a series-connected reed connection with a number of outputs not less than n + 4, an n-bit reversible counter shift register 33 is made, and a counter in the form of a reversible counter on 1K-flip-flops, additionally equipped with chains shift content to the right (in the direction of the lower bit dbv). Coordinator setting 37 is made, for example, in the form of a serial middle of the group of Decade switches, a group of encoders and a converter of a binary-decimal code into a direct binary normal code (with a sign). The direct current drive operates as follows. Before starting the motor 1; operating mechanism 6, using the setting device 37, the coordinates set by the coordinate Xd of the working mechanism 6. When power is applied (power circuits in FIG. 1 not shown) a parallel direct normal code of a given coordinate x (with a sign bit) is formed on the sign and informational outputs of the setpoint adjuster 37, and a parallel direct binary normal code of the real coordinate X is formed on the sign and information outputs of the digital sensor 7 coordinate (with significant discharge). At the same time, the pulse generator 27 starts working, causing a change in the states of the pulse distributor 28. After power on, n-2-bit shift registers 35 and 36, code generation blocks 12 and 13, n-bit shift registers 30, 31 and 32, n-bit reversing shift counter-register 33, counter 25, register 26 and the pulse distributor 28 may be in arbitrary initial states. However, after a time not exceeding the duration of the longest period of calculating the calculated speed and the estimated slowing-down path of the working mechanism 6, the pulse distributor 28 necessarily appears in the state n + 3, which corresponds to the presence on its (n + 3) -th signal output, setting the p-bit shift register 31, the p-bit reversible counter of the shift register 33 and the counter 25 to zero states, after which the pulse distributor 28 goes to its zero state. In order that the transient process when turning on the electric drive does not affect the operation of the electric motor 1, it is necessary, taking into account the real inertia of the electric motor 1 with the power amplifier and the working mechanism, to choose a sufficiently high operating frequency of the generator 27 pulses (for example, about ten or hundreds of kHz), and then the transition time will be quite small (for example, on the order of tens or units of ms). After the time of the transient process, the normal mode of operation begins, which is convenient to consider, starting from the zero state of the distributor 28 pulses, all registers (26, 30, 31, 32, 35 and 36), an n-bit reversing shift counter register 33 The counter 32 and code generation blocks 13 and 12 are also in zero conditions. At the transition of the distributor 28 pulses to the zero state, a signal appears at its zero output, which enters from the information outputs of the setter 37, the coordinates and the digital sensor 7, coordinates, respectively, to the n-2-bit shift registers 35 and 36, parallel direct binary normal the module codes / Xj / and / X / of the given and real X and X coordinates (without the sign bits), and also sets the code generation blocks 12 and 13 to zero states. The following n pulses of the generator 27 pulses cause the sequential appearance of signals at the n outputs of the distributor 28 pulses, starting from the first to the 4th output. This series. n pulses through n circuits 34 and the logical element OR 29 is fed to the inputs of the register shift control. shift 30, 31, 32, 35, 36, n-discharge reversible counter-register shift 33 and on the sync input; dy blocks 12 and 13 code formation. At the same time, the contents of all the indicated shift registers (30,31,32,35 and 36) and the n-bit reversible counter-shift register 33 are shifted to the right (towards the lower bits) by n bits. The sequential n-2-bit code of the module / Xj / of a given x coordinate passes, starting from the lower bits, from the sequential output of the n-2-bit shift register 35 through the code generation unit 12 to the first input of the adder 15. If, / 0, then this code passes through the generation unit 12 without changing the code, and from the most significant bits, two zeros are added to it. If x; Oh, then the single signal in the sign bit of the code of the given x coordinate, coming from the sign output of the coordinate setter 37 to the command input of the code generation unit 12, excites one of the inputs of the logic element AND 39 (FIG. 2), the other two inputs of which are connected to the synchronization and information inputs of the code generation unit 12. As a result, the appearance of the first code from the low-order bits of the unit of the sequential code of the module of the given coordinate x opens the information for the shifting pulse from the synchronizing pulse caused by the appearance of the lower bits of the unit of the sequential code. the input of the code generation unit 12 to the single input of the flip-flop 38, which, after the delay time of the element 43 has elapsed, changes from zero to one state. As a result, the remaining (most significant) bits of the code are inverted, and thus, at the output of the code generation unit 12, an additional code of medules / Xj / of a given x, JCO coordinate of the higher bits is added to it, two units are added to it. Thus, with the first input of the adder 1 5 (FIG. 1) the sequential direct binary code of the given coordinate Xj is received, and if it is its additional code. At the same time, the second input of the adder 15 at x 0 receives a sequential additional binary code of the valid X coordinate generated by the code generation unit 13, and at x O the direct code (as the command input of the code generation unit 13 receives the inversion of the signal received from the sign output digital sensor 7 coordinates. From the output of the adder 15, the difference code Xj-x is fed directly to the n-bit shift register 30 for SOCT 0 or optional for SQJ. . The difference S, given and the actual coordinates of the working mechanism 6, is the path that remains until it stops.
Одновременно с получением в п-разр дном регистре 30 сдвига кода раз- , кости Xj - X ,, выполн етс сложение содержимого п-разр дного реверсивного счетчика-регистра сдвига 33 (оно моделирует расчетную скорость VP в процессе замедлени рабочего механизма 6) и содержимого п разр дного регистра 31 сдвига в сумматоре 16, а также сложение полученной суммы с содержимым п-разр дного регистра 31 сдвига в сумматоре 17, содержимое п-разр дного реверсивного счетчика-регистра сдвига 33 через его последовательный вход возвращаетс обратно в п-разр дный реверсивный счетчик-регистр сдвига 33, перва сумма поступает в п-разр дный регистр 31 сдвига, а втора сумма - в п-разр дный pejrncjrp 32. сдвига. Поскольку вначале в п-разр дном реверсивном счетчике-регистре сдвига.33 и в п-разр дном регистре 3 сдвига содержалс код нул , то в результате суммировани в п-разр дном реверсивном счетчике-регистре сдвига 33 и в п-разр дных регистрах 31 и 32 сдвига снова оказьшаетс код нул . Содержимое п-разр дного регистра 30 сдвига (пр мой или дополнительный код оставшегос пути S (и содержимое п-разр дного сдвига регистра 32 (оно моделирует в пр мом или дополнительном коде расчетный путь Sp замедлени рабочего механизма 6) сравниваютс по модулю в блоке 48 сравнени кодов, выход которого возбуждаетс . при условии /Sp/. . Величина SP рибо равна нулю (в начале периода вычислени расчетной скорости v и расчетного путц Sp замедлени ), либо имеет тот же знак, что и величинаSQJ ,, Это дает возможность провер ть выполнение услови /Sp/ /SOCT/ путем реализации достаточно простой переключательной функции (1). Так как вначале заведсмо выполн етс условие S(,g О, то условие / /Sp/ О также заведомо вьтолн етс . Поэтому после вьшолнени операций суммировани в первом цикле вычислений возбуждаетс выход блока 18 сравнени кодов , подключенный к первому входу логического элемента И 23, На этом .заканчиваетс первый цикл вычислений. Очередной импульс генератора 27 импульсов переводит распределитель 28Simultaneously with receiving in the p-bit shift register 30 of the code of the Xj-Xx bone, the content of the n-bit reversible counter-shift register 33 is combined (it simulates the estimated speed VP during the process of slowing down the working mechanism 6) and the contents An n-bit shift register 31 in the adder 16, as well as adding the resulting sum with the contents of the n-bit shift register 31 in the adder 17, the contents of the n-bit reversible counter-shift register 33 returns to the n-bit through its serial input rever the shift shift register is 33, the first sum goes to the n-bit shift register 31, and the second sum goes to the p-bit pejrncjrp 32. shift. Since first the n-bit reverse shift counter-shift register.33 and the n-bit shift register 3 contained the code zero, as a result of the summation in the n-bit reverse shift counter 33, the n-bit registers 31 and 32 shifts again the code zero appears. The contents of the n-bit shift register 30 (direct or additional code of the remaining path S (and the contents of the n-bit shift register 32 (it models in the direct or additional code the calculated path Sp slowing the working mechanism 6) are compared modulo in block 48 code comparison, the output of which is excited under the condition of / Sp /. The ribo SP value is equal to zero (at the beginning of the calculation period of the calculated speed v and the calculated put Sp of the slowdown), or has the same sign as the SQJ value,. fulfillment of conditions / Sp / / SOCT / put The simple enough switching function (1) is implemented. Since condition S (, g 0 is initially satisfied), the condition / / Sp / O is also obviously fulfilled. Therefore, after performing the summation operations in the first cycle of calculations, the output of the code comparison block 18 is excited connected to the first input of the logic element I 23, the first cycle of calculations ends on this. The next impulse of the pulse generator 27 translates the distributor 28
импульсов в состо ние п+1, в котором возбуждаетс его выход, подключенный к второму входу логического элемента И 23. В результате на выходе логического элемента И 23 по вл етс сигнал, который по истечении времени задержки блока 24 заде ки устанавливает распределитель 28 импульсов в нулевое состо ние и одновременно поступает на счетный вход счетчика 25, а также на суммирующий (при SOCT 0) вычитающий (при Sj,-.. 0) вход п-разр дного реверч -1impulses to the state n + 1, in which its output is excited, connected to the second input of logic element 23. As a result, the output of the logic element 23 produces a signal that, after the delay of the block 24, sets, the pulse distributor 28 the zero state and simultaneously enters the counting input of counter 25, as well as the summing (with SOCT 0) subtracting (with Sj, - .. 0) input n-bit reverch -1
сивного счетчика-регистра сдвига 31. Таким образ еж, в счетчике 25 оказываетс пр мой двоичный код с единственной единицей в младшем разр де, а в п-разр дном реверсивном счетчикерегистре сдвига 33 - пр мой (при Sgj,j.70) или дополнительный (при ) двоичньй код единйщ младшего разр да.a shift shift register 31. Thus, the hedgehog, in counter 25, is a direct binary code with a single unit in the lower order, and in a n-bit reversible shift register 33, the forward one (with Sgj, j.70) or an additional (when) the binary code is one of the least significant bit.
С установки распределител 28 импульсов в нулевое состо ние начинаетс второй цикл вычислений, который вьтолн етс так же, как и первый, с тем отличием, что в его начале счетчик 25 содержит пр мой код модул единигйй младшего разр да, а п-разр дный реверсивный счетчик-регистр сдвига 33 - пр мой или дополнительный код единицы младшего разр да (в зависимости от знака 8, ).Вследствие этого в конце второго цикла вычислений в п-разр дных регистрах With the installation of the distributor 28 pulses in the zero state, the second cycle of computations begins, which is performed in the same way as the first one, with the difference that at its beginning the counter 25 contains the direct code of the unit of the least significant bit and the n-bit reversible the shift shift register 33 is the direct or additional code of the low-order unit (depending on the sign 8,). As a result, at the end of the second cycle of calculations in the n-bit registers
содержимое п-разр дного реверсивного счетчика-регистра сдвига 31 увеличиваетс или уменьшаетс на единицу, а распределитель 28 импульсов снова переходит в нулевое состо ние.the contents of the p-bit reversible shift counter register 31 is increased or decreased by one, and the pulse distributor 28 again goes to the zero state.
С установки распределител 28 импульсов в нулевое состо ние начинаетс третий цикл вычислений. В его начале счетчик 25 содержит пр мой код числа 2 (без знакового разр да), п-разр дный реверсивный счетчик-регистр сдвига 33 - пр мой или дополнительньй код числа 2 (со знаковым разр дом), п-разр дные регистры 31 и 32 сдвига - пр мой или,дополнительный код числа 1. В конце третьего цикла вычислений в п-разр дном регистре 31 сдвига оказываетс пр мой или дополнительньй код числа 3, а п-разр дном регистре 32 сдвига пр мой или дополнительный код числа 4. Если, при этом по-прежнему выполн етс условие /SP/ /SQ(,/, то содержимое счетчика 25 и содержимое п-разр дного реверсивного счетчикарегистра сдвига 33 измен ютс на единицу , а распределитель 28 импульсов снова переходит в нулевое состо ние.With the installation of the distributor 28 pulses in the zero state, the third cycle of calculations begins. At its beginning, the counter 25 contains the direct code of the number 2 (without a sign bit), the n-bit reversible counter-shift register 33 is the direct or additional code of the number 2 (with a sign bit), the n-bit registers 31 and 32 shifts - direct or additional code of number 1. At the end of the third cycle of calculations in the n-bit shift register 31, there is a direct or additional code of number 3, and the n-bit shift register 32 of the direct or additional code of number 4. If, however, the condition / SP / / SQ (, / is still fulfilled, then the contents of counter 25 and the contents n times shear-stand reversing schetchikaregistra 33 vary by one and the pulse distributor 28 moves again to the zero state.
Изменение содержимого счетчика 25, п-разр дного реверсивного счетчикарегистра сдвига 33, п-разр дных регистров 31 и 32 сдвига в каждом цикле вычислений иллюстрируетс в таблице . 31 и 32 сказываетс пр мой или дополнительный код единицы младшего разр да. Если при этом модуль /S,/ содержимого п-разр дного регистра 32 (в данном цикле вычислений ) по-прежнему окажетс меньше модул содержимого п-разр дного регистра 30, т.е. будет выполнено условие IS.nl /SOCT содержимое счетчика 25 увеличиваетс на единицу. Таким образом, в конце казвдрго цикла пыЧислений модуль содержимого п-разр дного регистра 32 сдвига представл ет собой Точный квадрат содержимого счетчика 25 (или п-разр дного реверсивного снетчика-реги стра сдвига 33). Тем самым моделируетс квадратична зависимость межд расчетной скоростью v и расчетным путем Su замедлени , необходима дл обеспечени равнозамедленного движени рабочего механизма 6. Точность моделировани этой зависимости определ етс числом разр дов в дпоичном представлении величин v- и Sp В соответствии с квадратичной зависимостью между УрИ SP число т-1 разр дов счетчика 25 может быть выбрано равным -у- с округлением до ближайшего- большего целого числа. Описанные циклы вычислений повто .р ютс до тех пор, пока вьшолн етс условие /SP/ J /SOCT/. при этом содер жимое счетчика 25 (пр мой код модул /VP/ расчетной скорости v-), содержимое п-разр дного реверсивного счетчика-регистра сдвига 33 (пр мой или дополнительный код расчетной скорости ур), содержимое п-разр дного регистра 31 сдвига и содержимое п-разр дного регистра 32 сдвига (пр мой или дополнительный код расчетного пути SP замедлени ) монотонно измен ютс . После вьтолнени цикла вычислений, в конце которого условие /SP / оказываетс невьшолненным , первый вход логического элемента И 23 не возбуждаетс и сигнал с (п+1)-го выхода распределител 28 импульсов на его установочный вход не происходит. В результате распределитель 28 импульсов переходит в свое (п-2)-е состо ние. Сигнал с (п+2)-го выхода распределител 28 импульсов вьшодит пр мой код модул /VP/ расчетной скорости Vp из счетчика 25 в информационные разр ды регистра 26, а код знака расчетной скорости VP, совпадающего со знаком оставшегос пути . - из знакового разр да п-разр дного регистра 30 сдвига в знаковый разр д регистра 26. Таким образом, в регистре 26 формируетс пр мой код расчетной скорости VP со знаковым разр дом. Под действием очередного импульса генератора 27 импульсов распределитель 28 импульсов переходит в состо ние п+3. Сигнал с п+З-го выхода распределител 29 импульсов устанавливает п-разр дный регистр 31 сдвига, п-разр дный реверсивный счетчик 25 в нулевые состо ни . На зтом заканчиваетс первый период вычислений, и распределитель 28 импульсов переходит в свое нулевое состо ние, начиChanging the contents of the counter 25, the p-bit reversible shift register counter 33, the p-bit shift registers 31 and 32 in each cycle of calculations are illustrated in the table. 31 and 32 affects the direct or optional low-order unit code. If the module / S, / of the contents of n-bit register 32 (in this cycle of calculations) is still less than the module of the contents of n-bit register 30, i.e. condition IS.nl / SOCT is satisfied; the contents of counter 25 are incremented by one. Thus, at the end of each counting cycle, the module of the contents of the n-bit shift register 32 is the Exact square of the contents of the counter 25 (or the n-bit reversible sniper shift register 33). This simulates the quadratic dependence between the calculated velocity v and the computational path Su slowing down, which is necessary to ensure equally slow movement of the working mechanism 6. The accuracy of the simulation of this dependence is determined by the number of bits in a direct representation of the values of v- and Sp In accordance with the quadratic dependence between the SPI SP number t-1 bits of counter 25 can be chosen equal to -y with rounding to the nearest-greater integer. The described calculation cycles are repeated until the condition / SP / J / SOCT / is fulfilled. the contents of the counter 25 (direct modulus code / VP / design speed v-), the contents of the n-bit reversible counter-shift register 33 (direct or additional code of the calculated velocity ur), the contents of the n-bit shift register 31 and the contents of the p-bit shift register 32 (direct or additional code of the deceleration computation path SP) monotonously change. After executing the computation cycle, at the end of which the condition / SP / is unfulfilled, the first input of the AND 23 logic element is not excited and the signal from the (n + 1) -th output of the distributor 28 pulses to its installation input does not occur. As a result, the pulse distributor 28 goes to its (n-2) -th state. The signal from the (n + 2) th output of the distributor 28 pulses transmits the direct modulus code / VP / design speed Vp from counter 25 to the data bits of register 26, and the sign code of the design velocity VP, which coincides with the sign of the remaining path. - from the sign bit of the p-bit register 30 of the shift to the sign bit of the register 26. Thus, in register 26, a direct code VP of the calculated speed with a sign bit is formed. Under the action of the next pulse of the pulse generator 27, the pulse distributor 28 switches to the state n + 3. The signal from the n + 3 th output of the pulse distributor 29 sets the n-bit shift register 31, the n-bit reversible counter 25 to zero states. This ends the first calculation period, and the pulse distributor 28 goes to its zero state, starting
наетс второй период вычислений. После окончани второго периода вычислений выполн етс третий период и т.д.There is a second calculation period. After the end of the second calculation period, the third period is performed, and so on.
В каждом периоде вычислений в регистр 26 вводитс код расчетной скосоответствующей текущему РОСТИ Vr значению оставшегос пути 8.,;.Этот код преобразуетс цифроаналоговым преобразователем 4 в аналоговую величину , котора масштабируетс (умно жаетс на посто нный коэффициент) в блоке 3 масштабировани и затем огра ничиваетс в блоке 8 ограничени . До тех пор, пока оставшийс путь и соответственно расчетна скорость VP достаточно велики, с выхода блока 8 ограничени на второй вход регул тора 2 скорости поступает посто нный сигнал, соответствующий максимальной заданной скорости v. и регул тор 2 скорости обеспечи1вает поддержание действительной скорости v на уровне . По мере уменьшени оставшегос пути Spp наступает момент. .начина с которого монотонно уменьшак цийс (по модулю) сигнал с выхода блока 3 масштабировани про содит на второй вход регул тора 2 скорости без ограничени . Этот момент вл етс моментом начала замедлени . В процес се замедлени , регул тора 2 скорости обеспечивает изменение действительной скорости V в соответствии с изм нением управл ющего сигнала на его втором входе. Тем саьам, реализуетс квадратична зависимость между дейст вительной скоростыо V и оставшимс путем (jf необходима дл реализаци равнозамедленного движени . По мере уменьшени оставшегос пути SMOHOTOHHO уменьшаетс количество циклов вычислений в каждом очередном периоде вычислений. Когда оставшийс путь S,. становитс равны кулю, очередной и все последующие периоды вычислений содержат единственный цикл вычислений, так как при SP сг° ,0 выход блока 18 сравнени кодов не возбуждаетс и распределитель импульсов 28 из состо ни п+1 переходит только в состо ние п+2. В каждсм из этих вырожденных периодов вычислений в регистр 26 вводитс код нул ,в результате чего на второй вход регул тора 2 скорости поступает нулевой сигнал. Происходит остановIn each computation period, the code 26 is entered into the register 26 of the calculated skew corresponding to the current GROWTH Vr value of the remaining path 8.,;. This code is converted by the digital-to-analogue converter 4 to an analogue value that is scaled (multiplied by a constant factor) in block 3 of scaling and then limited in block 8 restrictions. As long as the remaining path and, accordingly, the calculated speed VP are sufficiently large, from the output of block 8 of the limit, a second signal is received from the output of the speed controller 2 corresponding to the maximum given speed v. and speed controller 2 ensures that the actual speed v is maintained. As the remaining Spp path decreases, a moment comes. Starting from which monotonously decreasing (modulo) the signal from the output of scaling unit 3 will transmit to the second input of the speed controller 2 without limitation. This moment is the moment the slowdown begins. In the deceleration process, speed controller 2 provides a change in the actual speed V in accordance with the change of the control signal at its second input. However, the quadratic relationship between the actual velocity V and the remaining path is realized (jf is necessary for realizing equally slow motion. As the remaining path decreases, SMOHOTOHHO decreases the number of calculation cycles in each successive calculation period. When the remaining path S, becomes equal, the next and the next all subsequent calculation periods contain a single calculation cycle, since at SP cr, 0 the output of the code comparison block 18 is not excited and the pulse distributor 28 from the state n + 1 goes to Only in the state n + 2. In each of these degenerate periods of computation, a zero code is entered into register 26, as a result of which a second signal is sent to the second input of speed controller 2.
рабочего механизма 6, после чего система может быть выключена.operating mechanism 6, after which the system can be turned off.
Таким образом, моделируетс квадратична зависимость между расчетной скоростью VP и расчетным путем SThus, a quadratic relationship between the calculated velocity VP and the calculated path S is modeled.
РR
замедлени /Si, / В процессе замедлени на втором входе регул тора 2 скорости формиру-, етс управл ющий сигнал v,, пропорциональньй расчетной скорости v где К - масштабный коэффи1 иент. С другой стороны, действительна скорость V и оставшийс путь S при равнозамедленном движений св заны соотношением v -2а2оет где а - замедление. В процессе замедлени устройство обеспечивает изменение действительной скорости V в соответствии с изменением управл ющего сигнала v ,т.е. , , при SP SocT . С учетом V о. V, этого из формулы (2)-(4) следует соотношение 2sign-S c-r Таким образом, величина замедлени а зависит от масштабного коэффициента К и может быть установлена настройкой блока 3 масштабировани . Использование изобретени в различных отрасл х прс 1ьшшенности обеспечит получение значительного техникоэкономического эффекта. С его помо1цью за счет приближени процесса замедлени к оптимальному в смысле быстродействи рг внозамедленному движению и повышени точности останова рабочего механизма быть сокращена лительность рабочих операций и, тем самым, увеличена производительность технологического оборудовани . спользование изобретени позволит граничить динамические перегрузки ехнологического оборудовани путем оддержани величины замедлени а заданном допустимом уровне, тем амым улучшаютс характеристики наежности оборудовани .deceleration / Si, / In the deceleration process, the second input of the speed controller 2 forms a control signal v, proportional to the design speed v where K is the scale factor. On the other hand, the actual velocity V and the remaining path S during equidistantly slow motions are related by the relation v -2-2oet where a is the deceleration. In the deceleration process, the device provides a change in the actual speed V in accordance with the change in the control signal v, i.e. with SP SocT. Given V o. V, this from the formula (2) - (4) follows the ratio 2sign-S c-r Thus, the deceleration value depends on the scale factor K and can be set by the setting of the scaling unit 3. The use of the invention in various fields will provide a significant technical and economic effect. With its help, by bringing the process of deceleration to the optimum in terms of speed of slow motion and increasing the accuracy of stopping the working mechanism, the operability of working operations is reduced and, thus, the productivity of the process equipment is increased. Using the invention will allow to limit the dynamic overloads of technological equipment by maintaining the deceleration rate at a given acceptable level, thereby improving the reliability characteristics of the equipment.
ftv a /fwi/ /)fftv a / fwi / /) f
JfJf
fVfnr}90tfVJH/JOJfAfft1ft/f/fVfnr} 90tfVJH / JOJfAfft1ft / f /
yarftfj fffffvjft t/yarftfj fffffvjft t /
ufKtmpf ffUt/ffff ifft/ufKtmpf ffUt / ffff ifft /
ЛгоLgo
ww
«H IBMB"H IBMB
«/"/
.Z.Z
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833562896A SU1100697A1 (en) | 1983-03-05 | 1983-03-05 | D.c.drive |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833562896A SU1100697A1 (en) | 1983-03-05 | 1983-03-05 | D.c.drive |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1100697A1 true SU1100697A1 (en) | 1984-06-30 |
Family
ID=21053223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU833562896A SU1100697A1 (en) | 1983-03-05 | 1983-03-05 | D.c.drive |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1100697A1 (en) |
-
1983
- 1983-03-05 SU SU833562896A patent/SU1100697A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Филатов А.С. Электропривод и автоматизаци реверсивных станов холодной прокатки. М., Металлурги , 1973, с. 280, рис. 144. 2. Авторское свидетельство СССР 482219, кл. В 21 В 37/00, 1970. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1100697A1 (en) | D.c.drive | |
| SU1674159A1 (en) | Device to check and estimate the analog signal mean value | |
| SU900293A1 (en) | Multiplying device | |
| SU700862A1 (en) | Adaptive threshold module | |
| SU1043645A1 (en) | Digital pulse function converter | |
| SU1562907A1 (en) | Functional converter of polinominal of third power | |
| SU1001092A1 (en) | Digital function converter | |
| SU881731A1 (en) | Binary coded decimal code coder | |
| SU424140A1 (en) | BINARY-DECIMAL CODE CONVERTER INTO RANDOM SEQUENCE OF PULSES | |
| SU553622A1 (en) | Device to calculate the roots | |
| SU1029410A1 (en) | Device for converting voltage to resiual class system code | |
| JP2517764Y2 (en) | D / A converter | |
| SU1429136A1 (en) | Logarithmic a-d converter | |
| SU1244658A1 (en) | Device for determining two-value nature of finite field elements | |
| SU404085A1 (en) | DEVICE FOR MULTIPLICATION OF FREQUENCY SIGNALS | |
| SU1734212A1 (en) | Device for computing of modulo @@@+1 reminder | |
| SU1406586A1 (en) | Generator of l-sequences | |
| SU744544A1 (en) | Code converting device | |
| SU1401461A1 (en) | Device for checking unit number in binary code by modulo k | |
| SU403048A1 (en) | DIGITAL-ANALOG CONVERTER | |
| SU1434428A1 (en) | Device for raising to power | |
| SU982004A1 (en) | Stochastic computing device | |
| SU1005319A1 (en) | Ring counter | |
| SU1266008A1 (en) | Converter of binary code to binary-coded decimal code of angular units | |
| SU840955A1 (en) | Device for reproducing coefficients variable in time |