Изобретение относитс к импульсной технике и может быть использова но дл защиты цифровых устройств от импульсных помех и помех типа дроб ление., а также дл определени наличи и количества этих помех в линии передачи цифровой информации. Известен селектор импульсов по длительности, содержащий элемент .задержки, элемент И-НЕ, R5 -триггер и элемент И tl. Однако он селектирует импульсы с длительностью как больше, так и меньше заданной только положительной пол рности и не позвол ет селектировать импульсы отрицательной пол рности , в том числе и импульсы помех отрицательной пол рности, поступающие одновременно с импульсами информации положительной пол рности. Наиболее близким к изобретению вл етс селектор импульсов по длитёльности , содержащий элемент задерж ки, вход которого соединен с шиной входных сигналов, RS -триггер, элементы И-НЕ и ИЛИ, входы которых подключены к входу и -выходу первого элемента задержки, а выходы - соответственно к S и R-входам Р5 -триг гера; пр мой выход которого соединен с шиной выходных сигналов С2L Известный селектор только защищае цифровые устройства, подключенные к его выходу, от импульсов помех положительной и отрицательной пол ржсти , но не дает сведений о наличии этих помех и об их количестве, т.е. функциональные возможности этого устройства недостаточны. Цель изобретени - расширение функциональных возможностей селектора импульсов по длительности. Дл достижени цепли в селектор импульсов по длительности, содержащий первый элемент задержки, вход которого соединен с входной шиной, RS -триггер, элементы И-НЕ и ИЛИ, первые и вторые входы двух последних из которых подключены соответственно к входу и выходу первого элемента задержки, а выходы - соответственно к S -и R-входам R5-триггера, введены второй элемент задержки, первый, второй и третий переключательные элементы, первый и второй элементы И, причем вход первого переключатель ного элемента и первый вход второго переключательного элемента соединены с пр мым выходом RS-триггера, второй вход второго переключательного элемен та соединен с выходом первого переключательного элемента, а инверсный и пр мой выходы соединены соответст венно с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с прАмым и инверсньм выходами третье го переключательного элемента, вход которого через второй элемент задерж ки подключен к выходу первого элемента задержки, при этом пр мой выход второго переключательного элемента и выходы элементов И coe инeны с выходными шинами, а первый, второй и третий переключательные элементы имеют равное врем переключени в единицу и в ноль, На фиг, 1 представлена структурна схема селектора; на фиг, 2 временные диаграммы работы устройства , Селектор содержит первый элемент задержки 1, элементы ИЛИ 2 и И-НЕ 3, RS -триггер 4, состо щий из двух переключательных элементов 5 и 6, второй элемент задержки 7, первый, второй и третий переключательные элементы 8-10, первый и второй элементы И 11 и 12, входную шину 13 первую, вторую и третью выходные шины 14-16. Вход элемента задержки 1 соединен с входной шиной 13 селектора. Входы элементов ИЛИ 2 и И-НЕ 3 подключены к входу и выходу элемента задержки 1, а их выходы соединены соответственно с R и S -входами RS -триггера 4, Пр мой выход RS-триггера соединен с входом первого переключательного элемента 8 и первым входом второго переключательного элемента 9, аыход первого переключательного элемента 8 соединен со вторым входом второго переключательного элемента 9, инверсный и пр мой выходы которого соединены с первыми входами элементов И 11 и 12, вторые входы которых соединены соответственно с пр мым и инверсньтм входами третьего переключательного элемента 10, вход которого через элемент 7 задержки соединен с выходом элемента 1 задержки. Переключательный элемент с равным временем переключени в О и 1 представл ет собой двухвходовый элемент И с пр мым и инверсным выходами , причем времена задержеТс распространени сигнала от входа до пр мого и инверсного выходов равны между собой и не завис т от того, какой перепад поступил на вход: положительный или отрицательный. Примером таких элементов могут служить интегральные схемы серии 199 например 199 ЛКЗ), R5 -триггер собран на переключательных элементах Г и б, а к его выходу подключены переключательные элементы 8 и 9 дл того, чтобы врем прохождени сигналов от R и 5 -входов до выходов при установке триггера в 1 равн лось времени прохождени сигнала при установке в О, При установке триггера в 1 сигнал проходит через элементы 5,8 и 9, а при устновке в О - через элементы 6,5 и 9. Устройство работает следующим образом. Если в ИСХОД1НОМ состо нии на входе селектора 1фиг. 2 а( нулевой уровень , то R5-триггер 4 находитс в нулевом состо нии, так как на его Р -вход с элемента ИЛИ 2 (фиг. 2rJ поступает нулевой уровень, а на Sвход с элемента И-НЕ 3 (фиг. 2 в единичный . С пр мого выхода RS-три гера 4, т.е. с инверсного выхода переключательного элемента 5 (фиг.2д нулевой уровень поступает на входы переключательных элементов 8 и 9. Следовательно, на пр мом выходе пер ключательного элемента 9 (фиг.2 з) нулевой уровень, а на инверсном (фиг. 2 и) - единичный. С выхода элемента задержки 1 (фиг. 2 б) нулевой уровень через элемент задержки 7 (фиг. 2к) поступает на вход переключательного элемента 10, на его пр мом выходе 1фиг. 2л I нулевой уровень, а на инверсном выходе (фиг. 2м) единичный уровень. Так как элементы К II и 12 закрыты нулевыми уровн ми с пр мых выходов элементов 9 и 10, то на выходных шинах 15 и 16 тоже нулевые уровни фиг.(2н,о. При поступлении на вход селектора импульса единичного уровн (фиг.2 а о длительностью, большей времени задержки элемента задержки 1, задержанный (фиг. 26 1 и входной импульсы перекроютс во времени и на выходе элемента И-НЕ 3 устанавливаетс нулевой уровень (фиг. 2в) , который переключает Р5-триггер 4 в единичное состо ние (фиг. 2д,е, так как на второй его вход с выхода элемента ИЛИ 2 поступает единичный уровень (фиг. 2гК Единичный уровень с пр мо го выхода RS -триггера поступает на вход элемента 8 и на один из входов элемента 9, на второй вход которогЬ единичный уровень поступает с выхода элемента 8 (фиг.2ж через врем , равное времени задержки элемента 8, после чего, через врем равное времени задержки элемента 9 на его пр мом выходе и, следовательно, на шине J.4 выходных сигналов(фиг.2з) установитс единичный уровень, а на инверсном (фиг.2и) - нулевой. В тот момент, когда входной и задержанный импульсы перекроютс на входе элемента И-НЕ 3, задержанный импульс с выхода элемента 1 задержки поступит на вход элемента задержки 7, а затем через врем , равное времени задержки элемента задерж и 7,- на вход элемента 10 Фиг. 2к. и-далее с efb выходов фиг. 2л,м) на входы элементов И 11 и 12. Элемент задержки 7 служит дл того, чтобы задержать сигнал, поступивший на него с выхода элемента задержки 1, на врем , необходимое дл переклю чени RS -триггера. После окончани входного импульса на выходе элемента И-НЕ 3 устано1 8 витс единичный уровень, RS-триггер 4 останетс в прежнем единичном состо нии, потому что на один из входов элемента ИЛИ 2 продолжает поступать задержанный импульс и, следовательно, на его выходе до окончани задержанного импульса будет оставатьс единичный уровень. После окончани задержанного импульса нулевым уровнем с выхода элемента ИЛИ 2 RS -триггер 4 возвращаетс в исходное нулевое состо ние. В течение всего времени, пока на вход селектора поступает импульс с длительностью, большей времени задержки элемента задержки 1, и до окончани задержанного импульса, элементы И 11 и 12 будут закрыты: вначале нулевыми уровн ми с пр мых выходов переключательных элементов 9 и 10, затем после переключени .RS -триггера в единичное состо ние, нулевыми уровн ми с их инверсных выходов, и после окончани задержан ного импульса и возврата - триггера ; в нулевое состо ние вновь нулзыми уровн ми с пр мых выходов, и, следовательно , на шинах 14 и 15 выходных сигналов будут нулевые уровни. Дл исключени по влени ложных сигналов на выходах элементов И 11 и 12 необходимо, чтобы сигналы на пр мых и инверсных переключательных элементах 9 и 10 переключались одновременно , т.е. должно выполн тьс условие . . где t - врем задержки распространени сигнала от входа до выхода элемента, номер которого на фиг. 1 соответствует индексу в формуле. Если в исходном состо нии на входе селектора единичный уровень, то при поступлении импульса отрицательной пол рности R5 -триггер 4 переключаетс в нулевое состо ние только после того, как на оба входа элемента ИЛИ 2 поступ т нулевые уровни,т.е. через врем задержки элемента задержки 1. Элементы И 11 и 12 в этом случае вновь остаютс закрытыми, так как сигналы на их входах переключаютс одновременно, но таким образом, что на одном из входов обоих элементов сигнал нулевого уровн . Если в исходном состо нии на входе селектора был нулевой уровень и поступает импульс единичного уровн с длительностью, меньшей времени задержки элемента задержки 1 (фиг. 2а ), то R5-триггер 4 останетс в нулевом состо нии (фиг.2д), так как входной и задержанный с выхода элемента задержки 1 импульсы не перекроютс . Короткий импульс через элементы задержки 1 и 7 с пр могоThe invention relates to a pulse technique and can be used to protect digital devices from impulse noise and fragmentation type interference, as well as to determine the presence and amount of this interference in a digital information transmission line. A pulse selector is known in terms of duration, containing a delay element, an AND-NOT element, a R5 trigger and an And tl element. However, it selects pulses with a duration both longer and shorter than the specified positive polarity only and does not allow to select negative polarity pulses, including negative polarity interference pulses, which arrive simultaneously with positive polarity information pulses. Closest to the invention is a pulse selector with a duration that contains a delay element, the input of which is connected to the input signal bus, RS-trigger, AND-NOT and OR elements, whose inputs are connected to the input and output of the first delay element, and the outputs respectively to the S and R-inputs of P5-triggera; the direct output of which is connected to the C2L output signal bus. The well-known selector only protects digital devices connected to its output from positive and negative interference noise pulses, but does not give information about the presence of such interference and their number, i.e. The functionality of this device is insufficient. The purpose of the invention is to extend the functionality of the pulse selector in duration. In order to reach the pulse selector in duration, containing the first delay element, the input of which is connected to the input bus, RS-trigger, AND-NOT and OR elements, the first and second inputs of the last two of which are connected respectively to the input and output of the first delay element, and the outputs, respectively, to the S and R inputs of the R5 flip-flop, the second delay element, the first, second and third switching elements, the first and second And elements, and the input of the first switching element and the first input of the second switching element A is connected to the direct output of the RS flip-flop, the second input of the second switching element is connected to the output of the first switching element, and the inverse and direct outputs are connected respectively to the first inputs of the first and second elements And, the second inputs of which are connected respectively to the direct and inverse the outputs of the third switching element, the input of which through the second delay element is connected to the output of the first delay element, while the direct output of the second switching element and the outputs of the elements And coe with output buses, and the first, second, and third switching elements have an equal switching time of one and zero; FIG. 1 is a block diagram of the selector; in FIG. 2, time diagrams of the operation of the device, the Selector contains the first delay element 1, the OR elements 2 and AND-NAND 3, the RS trigger 4, consisting of two switching elements 5 and 6, the second delay element 7, the first, the second and the third switching elements 8-10, the first and second elements And 11 and 12, the input bus 13, the first, second and third output tires 14-16. The input of the delay element 1 is connected to the input bus 13 of the selector. The inputs of the elements OR 2 and NAND 3 are connected to the input and output of delay 1, and their outputs are connected respectively to the R and S inputs of the RS trigger 4, the direct output of the RS trigger is connected to the input of the first switching element 8 and the first input The second switching element 9, the output of the first switching element 8 is connected to the second input of the second switching element 9, the inverse and direct outputs of which are connected to the first inputs of the elements 11 and 12, the second inputs of which are connected respectively to the direct and inverse inputs t etego switching element 10 having an input through a delay element 7 is connected to the output of delay element 1. The switching element with equal switching time in O and 1 is a two-input element And with direct and inverse outputs, and the delay times of signal propagation from the input to the direct and inverse outputs are equal to each other and do not depend on what difference input: positive or negative. An example of such elements are integrated circuits of the 199 series (eg, 199 LKZ), the R5 trigger is assembled on the switching elements G and B, and its output is connected to the switching elements 8 and 9 so that the transit time of the signals from the R and 5 inputs to the outputs when the trigger is set to 1, the signal transit time when set to O is set. When the trigger is set to 1, the signal passes through elements 5.8 and 9, and when installed to O, passes through elements 6.5 and 9. The device works as follows. If in the INITIAL1 state at the input of the selector 1fig. 2a (zero level, then R5-trigger 4 is in the zero state, since its P input from the OR element 2 (Fig. 2rJ receives the zero level, and S input from the AND-HE element 3 (Fig. 2 in unit. From the direct output RS is three 3, i.e. from the inverse output of the switching element 5 (figd, the zero level goes to the inputs of the switching elements 8 and 9. Therefore, the direct output of the switching element 9 (fig. 2 h) the zero level, and on the inverse (Fig. 2 and) - the unit level.From the output of the delay element 1 (fig. 2 b) the zero level through the delay element 7 (fig. 2k) The input of the switching element 10, at its direct output of Fig. 2l I is zero level, and at the inverse output (Fig. 2m) a unit level. Since the elements K II and 12 are closed with zero levels from the direct outputs of elements 9 and 10 , then on the output buses 15 and 16 there are also zero levels of Fig. (2n, o.) When a pulse of a single level arrives at the input of the selector (Fig. 2a about a duration longer than the delay time of the delay element 1 delayed (Fig. 26 1 and the input pulses will overlap in time and the output of the NAND 3 element is set to zero (Fig. 2c), which switches the P5 trigger 4 to one (Fig. 2e, e), as its second input from the output the element OR 2 receives a unit level (Fig. 2gK) The unit level from the direct output of the RS trigger comes to the input of element 8 and to one of the inputs of element 9, to the second input the unit level comes from the output of element 8 (FIG. 2g over time equal to the delay time of the element 8, after which, after a time equal to the delay time The element 9 at its direct output and, therefore, on the output signal bus J.4 (Fig. 2h) will be set to one, and at the inverse (Fig. 2i) - zero. At the moment when the input and delayed pulses overlap at the input element 3, a delayed pulse from the output of the delay element 1 will go to the input of the delay element 7, and then after a time equal to the delay time of the delay element and 7 to the input of the element 10 of Fig. 2k and, next with the efb outputs of FIG. 2l, m) to the inputs of the elements 11 and 12. The delay element 7 serves to delay the signal received from the output of the delay element 1 by the time required for switching the RS trigger. After the end of the input pulse at the output of the NAND 3 element is set to 1 8 Wits single level, the RS flip-flop 4 remains in the same single state, because a delayed pulse continues to flow to one of the inputs of the OR element 2 and, therefore, at its output until the end delayed pulse will remain a single level. Upon completion of the delayed pulse, the zero level from the output of the element OR 2 RS-trigger 4 returns to the initial zero state. During the entire time that a pulse with a duration longer than the delay element of delay 1 arrives at the selector input, and until the end of the delayed pulse, elements 11 and 12 will be closed: first zero levels from the direct outputs of switching elements 9 and 10, then after switching the .RS trigger to the single state, zero levels from their inverse outputs, and after the end of the delayed pulse and the return trigger; in the zero state again zero levels from the direct outputs, and, therefore, on the buses 14 and 15 of the output signals there will be zero levels. To eliminate the occurrence of spurious signals at the outputs of elements 11 and 12, it is necessary that the signals on the direct and inverse switching elements 9 and 10 switch simultaneously, i.e. condition must be met. . where t is the propagation delay time of the signal from the input to the output of the element whose number in FIG. 1 corresponds to the index in the formula. If in the initial state at the input of the selector a unit level, then when a negative polarity pulse arrives, the R5 trigger 4 switches to the zero state only after both inputs of the OR element 2 are zero levels, i.e. through the delay time of the delay element 1. Elements 11 and 12 in this case remain closed again, since the signals at their inputs switch simultaneously, but in such a way that at one of the inputs of both elements there is a zero level signal. If in the initial state at the input of the selector there was a zero level and a unit level pulse with a duration shorter than the delay time of the delay element 1 (Fig. 2a), then the R5 trigger 4 will remain in the zero state (Fig. 2e), as and the pulses delayed from the output of the delay element 1 do not overlap. Short pulse through delay elements 1 and 7 from direct