SU1022225A1 - Устройство дл контрол оперативной пам ти - Google Patents

Description

входами блока анализа адресного кода, выход первого и второй вход } последнего полусумматоров  вл ютс  соответственно выходом и управл ющим

входом блока анализа адресного кода, второй вход каждого полусумматора соединен с выходом последующего полусумматора ,.

Изобоетение относитс  к вычисли-.. тельной технике, а именно- к запоми:нающим устройствам. ; .Известно устройство дл  контрол  оперативной пам ти, содержащее блок :управлени , первый счетчик и регистр числа, подключенные к выходным шинам устройства, триггер, формирователь, элемент И, второй счетчик, предназначенный дл  подсчета подциклов, третий счетчик, полусумматор, основные и дополнительные коммутаторы. К устройству подключаетс  контролируемый блок оперативной пам ти C lНедостаток указанного устройства невысока  эффективность контрол .

Наиболее близким к предлагаемому  вл етс  устройство дл  контрол  блоков оперативной пам ти, содержащее блок управлени , .первый счетчик и

,регистр , числа, подключенные к выходным шинам устройства, первый триггер формирователь импульсов, элемент ЗАПРЕТ, второй и третий счетчики, второй-триггер, полусумматор, основные и дополнительные коммутаторы С 2

Недостатком известного устройства  вл етс  невысока  достоверность кон рол , так как тесты типа Дождь, Адресный код и Шахматный код не обеспечивают полной проверки oneра тивной пам ти, В частности, недостаточно эффективно провер ютс  такие параметры дешифратора адреса, как отсутствие выборки и неоднозначность выборки.

Цель изобретени  - повышение достоверности контрол  за счет обеспечени  возможности формировани  устройством как тестов .типа Дождь, Адресный код, Шахматный ко так и теста Четность (нечетность) адреса.

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  оперативной пам ти, содержащее блок управлени , регистр числа, элемент ЗАПРЕТ, два триггера, формирователь импульсов, основные и дополнительные коммутаторы, полусумматор и три счетчика, причем выходы первого счет чика, регистра числа и первый выход блока.управлени   вл ютс  выходами устройства, второй выход блока управлени  соединен с первым входом фор1«1ровател  импульсов, выход которого

подключен к управл ющему входу элемента ЗАПРЕТ, выход которого соединен с входом первого счетчика, выход последнего разр да которого соединен с входом первого триггера, выход которого подключен к второму входу формировател  импульсов и входу полусуг аиатора , другой вход которого содинен с выходом последнего разр да третьего счетчика, третий выход блока управлени  соединен с третьим входом формировател  импульсов, входом третьего счетчика, информационным входом элемента ЗАПРЕТ и счетным входом второго триггера, пр мой и инверсный выходы которого соединены соответственно с. первыми и вторыми информационными входами основных коммутаторов, третьи информационные входы которых соединены с выходом полусумматора и входом второго счетчика , выходы второго и третьего счетчиков соединены соответственно с управл кидими и информационными входами дополнительных коммутаторов, выходы которых подключены к четвертым информационным входам основных коммутаторов, первый и второй управл ющие чвходы которых соединены соответственно с четвертым и п тым выходами блока управлени , один из выходов первого счетчика соединен с третьими управл ющими входами основных коммутаторов, выходы которых соединены с входами регистра числа, дополнительно введены блок анализа сщресного кода, третий триггер и 4юрмироватёдь импульса сброса, причем выходы первого счетчика соединены с информационными входами блока анализа адресного кода, выход которого соединен с.п тыми информационными входами основных коммутаторов, выход первого триггера соединен с входом третьего триггера, выход которого соединен с управл ющим входом блока анализа адре сного кода, выход первого триггера соединен с входом формировател  импульса сброса, выход которого подключен к входу установки в единичное состо ние второго триггера , вход синхронизации регистра числа соединен с третьим выходом блока управлени , вход которого соедине с выходом первого триггера.

Блок анализа ещресного кода содержит дешифраторы, элементы ИЛИ и полусумматоры , причем выходы каждого дешифратора соединены с входами соответствующих элементов ИЛИ, выходы которых подключены к первым входам соответствующих полусумматоров, входы дешифраторов  вл ютс  информационными входами блока анализа адресного кода, выход первого и второй вход пос леднего полусумматоров  вл ютс  соот ветственно выходом и управл ющим входом блока анализа адресного кода, второй вход каждого полусумматора соединен с выходом последующего полу.сумматора . На фиг. Г показана функциональна  схема устройства дл  контрол  оперативной пам ти; на фиг. 2 - схема блока управлени ; на фиг. 3 - функциональна  схема блока анализа адресного кода; на фиг. 4 - коды адресов счетчика и функци  четности. Устройство содержит блок 1 управл ни  с первым выходом 2, регистр 3 чк ла, второй выход 4 блока управлени , первый счетчик 5, первый триггер 6, формирователь 7 импульсов, второй триггер 8, элемент ЗАПРЕТ 9, основные коммутаторы 10, полусумматор 11, дополнительные коммутаторы 12, второй 13 и третий 14 счетчики, формиро ватель 15 импульса сброса, ( + 1)-й выход 16 первого счетчика, соединенный с одними -из управл ющих входов основных коммутаторов, третий выход 1 блока 1 управлени ,  вл ющийс  выходом тактовых импульсов, четвертый 18 и п тый 19 выходы блока 1 управлени , блок 20 анализа адресного кода , i выход первого триггера, соединен ный с первым входом 21 Ьлока 1 управ лени , блок 22 оперативной пам ти, триггер 23, задающий генератор 24. Триггеры 25 и 26, служащие дл  устра нени  дребезга, дешифратор 27 кода - выбранного теста, информационный вход 28 и выход 29 блока анализа адресного кода, элементы И 30-31, элемент ИЛИ 32, элеме нт- И 33, дешифраторы 34, элементы Или 35, полусумматоры 36. Первый счетчик 5 имеет разр дност А., где А - количество адресов . Он обеспечивает формирование ко дов адресов. Формирователь 7 обеспечивает выделение по заднему фронту сигнала импульса длительностью в один период тактовых импульсов. Формирователь 15 импульса сброса обеспе чивает формирование по заднему фронт сигнал короткого (сбросового) импуль са. В качестве ёгб может быть исполь зован, например, элемент 134 ЖЛ1. Второй счетчик 13 предназначен дл  подсчета подцикла. Третий счетчик 14 обеспечивает формирование теста типа Адресный -код. Его разр дность равна (п+1).Блок 20 анализа адресного кода содержит по числу тетрад .кода первого счетчика 5 дешифраторы 34, элементы ИЛИ 35, полусут маторы 36. Если разр дность кода первого счетчика содержит не целое число тетрат, то количество каждых вышеперечисленных элементов увеличиваетс  до ближайшего большего . Дл  12-разр дных адресных шин запоминающих устройств емкостью 4096 бит (565РУ1) это число равно трем . Таким же оно будет и дл  емкости пам ти 1024 бит (10 адресных шин) Входал дешифраторов  вл ютс  информационными входами блока анализа адресного кода, второй, третий, п тый, восьмой, дев тый, двенадцатый, четырнадцатый и п тнадцатый выходы каждого дешифратора соединены с входами соответствующих элементов ИЛИ выходы которых подключены k первым входам соответствук цих полусумматоров , выход первого и второй вход последнего полусумматоров  вл ютс  соответственно выходом и управл ющим входом блока анализа адресного кода, второй вход каждого полусумматора соединен с выходом последующего полусумматора . Устройство работает следующим образом. Сигналы на управл ющих выходах 18 и 19 блока 1 управлени  обусловливают выбор одного из четырех примен емых в устройстве контрольных тестов: Дождь, Адресный код, Шахматный код и Четность (нечетность). адреса (соответственно коды 00, 01, 10, 11). Перед запуском устройства происходит обнуление всех элементов с пам тью (цепи обнулени  условно не показаны). Рассмотрим работу устройства в режиме Дождь. При этом источником информации, записываемой в регистр 3,  вл етс  полусумматор 11. Генератор 24 начинает вырабатывать тактовую последовательность импульсов. При этом на входах полус мматора 11 код . одинаковый, а на его выходе низкий уровень, соответствующий записи кода О по всем адресам.. По окончании первого подцикла формирователем 7 чмпульсов вьщел етс  защний фронт сигнала с выхода триггера 6 и производитс  запрет (в элементе ЗАПРЕТ.9) продвижени  одного импульса в счетчик 5. В -результате второй подцикл в счетчике 5 закончитс  на сздин такт (равный периоду обращений) позже, чем в счетчике 14, и полусумматор 11 зафиксирует неравнозначно.сгь в конце второго подцикла. Поэтому во втором подцикле во всех адресах пам ти, кроме последнего, будут записаны коды О, а в последнем - код 1. Таким образом, блок 22 оперативной пам ти, заполненный в первом . подцикле всеми нул ми., заполн етс  в следующих подциклах единицами, Т4е. происходит процесс набегани  единиц, характерный дл  теста Држд Когда пройдет А подциклой, коды на входах полусумматора будут инверсными , и- весь блок 22 оперативной пам ти будет заполнен единицами. В следующие А прдциклов точно так же, начина  с последующего адреса, код единиц сменитс  кодом йулей. Через 2 А йрдциклов заканчиваетс  полный период теста. Рассмотрим работу устройства при формировании теста типа Адресный код. В этом случае управл ющие сигналы с блока 1 подключают к входам регистра 3 чиОла в ыхрды счетчика 14 {через ко1умутаторы 12 и 10). Работа коммутаторов 10 аналогична работе в режиме Дождь за .исклю чением тргр, что источником инфоргмации  вл етс  не полусумматор, а счетчик 14, причем счетчики 13 и 14 имеют расхрждение ПР частрте, равное А/2. При этом код числа, записываемый в блок 22, будет мен тьс  .с каждым адресом, и каждый следующий подцикл в адресном коде будет начинатьс  с разных кодовых коМби наций, чем обеспечиваетс  динамическое смещение информации по подциклам .. Благодар  наличию коммутаторов 12, управл емых счетчиком 13, обеспечиваетс  подключение к соотйетствующим разр дам регистра 3 чис ла различных разр дов счетчика 14-в различных подциклах. Этим достигав етс  выравнивание .динамики различных разр дов. Рассмотрим-работу устройства в регкиме формировани  теста Шахматный .код. ErtOK 1 управлени  вырабашвает управл кадие сигналы, которые подключ ют через коммутаторы 10 к входам регистра 3 числа выходы второго тригТера .8. В зависимости от сигнала иа .выходе 16 счетчика 5,  вл ющегос  .третьим управл ющим сигналом дл  основных коммутаторов 10, будет подключен пр мой или инверсный выход. Блок 1 управлени  вырабатывает такто вую последовательность импульсов, причем управл ющий выход 4 блока 1 Запрещает работу формировател  7. Этим обеспечиваетс  непрерывное прохождение тактоврй последовательности на вход первого счетчика 5. Во врем  первого обращени  первого подцикла происходит запись кода О в первый адрес блока 2. Затем на выходе триггера 8 по вл ютс  код 1, который записываетс  во второй адрес .формировател  15. Далее в третий адрес блока 22 записываетс  код О. , ,« Так продолжаетс  до 2 -го адреса. Таким образом, перва  строка блока 22 будет заполнена перемещающимис единицами и нул ми, После заполнени  2 адресов на выходе 16 счетчика 5 устанавливаетс  уровень логической ,, разреша  тем самым прохождение в следующие 2 тактов обращени  импульсов с инверсного выхода триггера 8 на входы регистра 3. Итак, в течение .первого подцикла каждый канал блока 22 будет заполнен Шахматным кодом, во врем  второго подцикла сигнал с выхода триггера 6 запрещает формирование блоком 1 управ- лени  на выходе 2 импульсов записи, и происходит считывание. В конце второго подцикла короткий импульс с выхода формировател  15 импульса сбро .са перебрасывает триггер 8 в единичное состо ние и во врем  третьего подцикла в блок 22 пам ти запишетс  инверсный шахматный код i Bip врем  четвертого прдцикла произойдет счиэгывание инверсного Шахматного кода . Вс  проверка тестом Шахматный код занимает 4 подцикла. Рассмотрим работу устройства в режиме .Четность (нечетность) адреса В этом режиме работа происходит аналогично тесту Шахматный код . Запись пр мрго и инверсного кода происходит в первом и третьем подциклах соответственно. Считывание информации происходит во врем  второгЬ и четвертого подцикла. Источником информации в этом режиме  вл етс  блок анализа адресного кода, выкод которого подключаетс  коммутаторами 10 по управл ющим выходам 18 и 19 блока 1 управлени  к входам регастра числа. Функции блока анаЛйэа адресного кода заключаютс  э выдаче О на выходе, если адресный код на выходе счетчика 5 содержит четное число единиц, и 1, если нечетное число единиц. Из фиг. 4 видно, что функци  четности  вл етс  цикличной, причем каждый старший цикл включает в себ  16 младших циклов. Эти младише псщцикпы одинаковы, но могут быть как пр мыми, так и инверсными, . причем последовательность их чередовани  така  же, как и последовательность .чередовани  единиц и нулей Б самом кщадшем вложенном цикле, т,е, О (или пр ма  последовательность ) дл  первого, четвертого, шесто1Ч, седьмого, дес того, одиннадцатого , тринадцатргр и шестнадцатого кодов младшей тетрады (или люб;Ой ;рз последующих, старших IQT: рад)й) (или инверсна  последовательность ) дл  второго, третьего, п того, восьмого, дев того, двенадцатого , четЕфнадцаторо и п тнадцатого кодов младшей тетрады (или любой из последук цих старши:: тетрад ) .

Блок 20 анализа адресного кода работает следующим образом.

Первоначально на всех информационных входах устанавливаютс  О, на управл ющем входе тоже устанавливаетс  О. При переборе счетчиком 5 кодов адресов в самом младшем цикле на выходе блока 20 анализа адресного кода будет вьарабатыватьс  последовательность (фиг. 4). Во врем  17-го адреса на втором выходе дешифратора 34 второй тетрады установитс  сигнал 1, который через второй эле.лент ИЛИ 35 пос1упит на первый вход второго полусумматора 36, на втором входе которого попрежнему присутствует сигнал О, в результате на его выходе по витс  сигнал 1, который,поступа  на второй вход первого полусумматора 3 проинвертирует во втором мдадацем цикле последовательность с выхода первого элемента ИЛИ 35. В третьем цикле на выходе будет оп ть инверсна  1б-значна  последовательность, в четвертом - пр ма , в п том инверсна , в шестом и седьмом пр ма , в восьмом и дев том - инверсна  и т-.д. в соответствии с фиг. 4. Последовательность с 257-iO по 512-й адрес будет представл ть собой инверсную последовательность

с 1-го по 256-й адрес и т.д. После полного цикла записи и считывани  сигнал на выходе третьего триггера изменитс  с О на 1 И устройство будет работать в режиме Нечетность адреса. Длительность эТрго кода така  же., как и кода Шахмат-; ный код. -,

Тест Четность (нечетность) адре са по сравнению с предыдущими

тестами позвол ет более эффективно провер ть такие неисправности дешифраторов адреса запоминаклих устройств , как отсутствие и йеоднозначность выборки.

Таким образом, введение в/устрбйство дл  контрюл  оперативной naMHTti блока анализа адресного коуца, №еть его счетного триггера и схемы оаделени  заднего фронта позвол ет

существенно повысить достойерность контрол  предлагаемого устройства за счет возможности проверки как В

АдресшА код

режиме тестов Дождь

и Шахматный код, так и л режиме теста Четность(нечетности)адреса .

25

Технико-экономическа  Эффективность предлагаемого устройства эа- ; ключаетс  в повыаенйи производитейьности труда за счет вы влени  :. правностей на ранних стади х регули30 ровочных работ.

Пуск ISj 24

1

.

Коды адресоб

..- .

Of О 10 i о 101 о 1 о to 1 и 1 о 1 о 1 о 10 I о 1 о 1 о 10 001 1 и 01 1 о о ft о о 11 о 011 0011001100110 00001 111 о 0001 11100001111000011110 00000000 11 111 111 00000000111111110 о 000000 000 о о 00001 1 1 1 1 1 1 1 I 1 1 ) 1 11 1.0

функци  четности

01 10 100110010 11 000 Of 01100 11010010 J им инЬерсна  последовательность

Claims (2)

1. УСТРОЙСТВО ДОЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее блок управления, регистр числа, элемент •ЗАПРЕТ, два триггера, формирователь импульсов, основные и дополнительные коммутаторы, полусумматор и три счетчика, причем выходы первого счет чика, регистра числа и первый выход блока управления являются выходами устройства, второй выход блока управ ления Соединен с первым входом формирователя импульсов, выход которого подключен к управляющему входу элемента ЗАПРЕТ, выход которого соединен с входом первого счетчика, выход последнего разряда которого соединен с входом первого триггера, выход которого подключен к второму входу формирователя импульсов и входу полусумматора, другой вход которого соединен с выходом последнего разряда третьего счетчика, третий выход блока управления соединен с третьим входом формирователя импульсов, входом третьего счетчика, информационным входом элемента ЗАПРЕТ и счетным входом второго триггера, прямой и инверсный выходы которого соединены соответственно с первыми и вторыми информационными входами основных коммутаторов, третьи информационные входы которых соединены с выходом полусумматора и входом второго счет чика, выходы второго и третьего счетчиков соединены соответственно с управляющими и информационными входами дополнительных коммутаторов, выходы -которых подключены к четвертым информационным входам- основных коммутаторов, первый и второй управляющие входы которых соединены соответственно с четвертым и пятым выходами блока управления, один из выходов первого счетчика соединен с третьими управляющими входами основных коммутаторов, выходы которых сое динены с входами регистра числа, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в. него введены блок анализа ’ адресного кода, третий триггер и фор§ мирователь импульса сброса, причем выходы первого счетчика соединены с информационными входами блока анализа адресного кода, выход которого. > соединен с пятыми информационными входами основных коммутаторов, выход первого триггера соединен с входом третьего триггера, выход которого соединен с управляющим входом блока анализ а адресного кода, выход первого триггера соединен с входом формирователя импульса сброса, выход которого подключен к. входу установки в единичное состояние второго триггера, числа блока динен вход синхронизации регистра соединен с третьим выходом управления, вход которого соес выходом первого триггера.

2. Устройство по п.1, от л и чающееся тем, что блок анализа адресного кода содержит дешифраторы, элементы ИЛИ и полусумматоры, причем выходы каждого дешифратора соединены с входами соответствующих элементов ИЛИ, выходы которых под- ключены к первым входам соответствующих полусумматоров, входы дешифраторов являются информационными входами блока анализа адресного кода, выход первого и второй вход ) последнего полусумматоров являются соответственно выходом и управляющим входом блока анализа адресного кода, второй вход каждого полусумматора соединен с выходом последующего полу· сумматора.