SU1018217A1 - Device for discriminating the first and the last pulse in pulse burst - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВЫДЕЛЕНИЯ ПЕРВОГО И ПОСЛЕДНЕГО ИМПУЛЬСОВ В ПАЧКЕ, содержащее две входные и две выходные шины, два элемента И-НЕ, триггер и элемент НЕ, выход которого соединен с первым входом первого элемента И-НЕ, выход которого подключен к первому входу триггера, второй вход которого соединен с первым входом второго элемента И-НЕ, о т л и ч ающ е ее   тем, что, с целью повышени  надежности работы устройства , в него введены два дополнительных триггера, причем перва  входна  шина подключена к информационному входу первого дополнительного три|- гера, вход синхронизации которого соединен с второй входной шиной, входом элемента НЕ и первым входом второго элемента И-НЕ, выход триггера подключен к первой выходной шине, а также к информационному и установочному входам второго дополнительного триггера, вход синхронизации которого соединен с второй выходной .шиной и выходом второго элемента И-НЕ, второй вход которого подключен к первому выходу первого дополнительного триггера, второй выход которого соединен с вторым входом первого элемента И-НЕ, третий вход которого подключен к первому выходу второго дополнительного триггера, второй выход которого соединен с третьим вхо,дом второго элемента И-НЕ.A DEVICE FOR ISOLATING THE FIRST AND LAST PULSES IN A PACKET, containing two input and two output buses, two NAND elements, a trigger and an NO element, the output of which is connected to the first input of the first IS element, the output of which is connected to the first input of the trigger, the second the input of which is connected to the first input of the second NAND element, which is due to the fact that, in order to increase the reliability of the device, two additional triggers are introduced into it, the first input bus being connected to the information input of the first additional o three | - gera, whose sync input is connected to the second input bus, the input element is NOT and the first input of the second NAND element, the trigger output is connected to the first output bus, as well as to the information and installation inputs of the second additional trigger, the sync input of which is connected with the second output. bus and the output of the second element AND-NOT, the second input of which is connected to the first output of the first additional trigger, the second output of which is connected to the second input of the first element AND-NOT, the third input of which The key to the first output of the second further flip-flop, the second output of which is connected to the third WMOs House second AND-NO.

Description

0000

1C1C

Изобретение относитс  к импульсно технике и может быть использовано в устройствах дл  обработки информации .The invention relates to a pulse technique and can be used in information processing devices.

Известно устройство дл  выделени  первого и последнего импульсов в пачке, содержащее два триггера, два элемента И, счетчик импульсов, схему совпадени , счетный триггер; формирователь и соответствующие св зи 1 3 A device is known for extracting the first and last pulses in a packet, which contains two triggers, two AND elements, a pulse counter, a coincidence circuit, a counting trigger; driver and related communications 1 3

Недостатком известного устройства  вл етс  то, что устройство выдел ет первый и последний импульсы не в каждой пачке, а через одну, причем число импульсов в каждой пачке долж- но быть одинаковым.A disadvantage of the known device is that the device selects the first and last pulses not in each burst, but through one, and the number of pulses in each burst must be the same.

Наиболее близким к изобретению по техническому решению  вл етс  устройство дл  выделени  первого и последнего импульсов в пачке, содержащее четыре элемента И-НЕ, триггер, узел задержки, два элемента НЕ и соответствующие св зи 2 j .The closest to the invention according to the technical solution is a device for separating the first and last pulses in a packet, containing four AND-NOT elements, a trigger, a delay node, two NOT elements, and the corresponding connections 2 j.

Недостатком этого устройства  вл етс  низка  надежность работы, т.е. возможность по влени  на его выходных шинах ложных импульсов. Низка  надежность работы устройства обусловлена трудностью обеспечени  точного совпадени  импульсов на входах элемента И-НЕ, вследствие чего на выходе элемента И-НЕ, а следовательно , и на первой выходной шине устройства по вл ютс  узкие импульсы которые, поступа  на вход три-ггера, переключают его, создава  тем, самым услови|3 дл  прохождени  лишних .импульсов и на вторую шину устройства.The disadvantage of this device is low reliability of operation, i.e. the possibility of false impulses on its output tires. The low reliability of the device is due to the difficulty of ensuring an exact coincidence of the pulses at the inputs of the NAND element, as a result of which, at the output of the NAND element, and consequently, on the first output bus of the device, narrow pulses appear that, when they enter the input of the three-hetero switch this, creating the very conditions for passing extra pulses to the second bus of the device.

Цель изобретени  - повышение надежности работы устройства.The purpose of the invention is to increase the reliability of the device.

Поставленна  цель достигаетс  тем, что в устройство дл  выделени  первого и последнего импульсов в пачке, содержащее две входные и две выходные шины, два ЗлеМента И-НЕ, триггер и элемент НЕ, выход которого соединен с первым входом первого элемента И-НЕ, выход которого подключен к первому рходу триггера, второй вход которого соединен с первым входом второго элемента И-НЕ, введены два дополнительных триггера, причем перва  входна  шина подключена к информационному входу первого дополнительного триггера, вход синхронизации которого соединен со второй входной шиной, входом элемента НЕ И первым входом второго элементаThe goal is achieved by the fact that in a device for selecting the first and last pulses in a packet, containing two input and two output buses, two SLEMENT AND-NES, a trigger and a NO element, the output of which is connected to the first input of the first N-element, whose output connected to the first trigger trigger, the second input of which is connected to the first input of the second NAND element, two additional triggers are introduced, and the first input bus is connected to the information input of the first additional trigger, the synchronization input of which with the second input bus, the input element is NOT AND the first input of the second element

И-НЕ, выход триггера подключен.к первой выходной шине, а также к информационному и установочному входам второго дополнительного триггера, 5 вход синхронизации которого соединен со второй выходной шиной и выходом второго элемента И-НЕ, второй вход которого подключен к первому выходу первого дополнительного триггера,NAND, the trigger output is connected to the first output bus, as well as to the information and installation inputs of the second additional trigger, the synchronization input 5 of which is connected to the second output bus and the output of the second NAND element, the second input of which is connected to the first output of the first additional trigger

0 второй выход которого соединен со вторым входом первого элемента И-НЕ, третий вход которого подключен к первому выходу второго дополнительного триггера, второй выход которого0 the second output of which is connected to the second input of the first NAND element, the third input of which is connected to the first output of the second additional trigger, the second output of which

5 соединен с третьим входом второго элемента И-НЕ.5 is connected to the third input of the second NAND element.

На фиг. 1 приведена принципиальна  схема предлагаемого устройства-, на фиг. 2 - врем.енные диаграммы егоFIG. 1 is a schematic diagram of the proposed device; FIG. 2 - time diagrams of it

0 работы.0 work.

Устройство содержит входную шину 1 пачек импульсов, шину синхронизирующих импульсов 2, два триггера 3 и I Ц, элемент 5 НЕ, два элемента 6 и 7The device contains an input bus 1 bursts of pulses, the bus clock pulses 2, two triggers 3 and I C, element 5 NOT, two elements 6 and 7

И-НЕ, триггер 8, выходную шину 9 первого импульса пачки, выходную шину 10 последнего импульса пачки.AND-NOT, the trigger 8, the output bus 9 of the first pulse of the pack, the output bus 10 of the last pulse of the pack.

По шине 1 на вход устройства подаютс  пачки импульсов положительной пол рности (фиг. 2а) по шине 2 (фиг.25) синхронизирующие импульсы, совпадающие по частоте с импульсами в пачках и задержание (в пределах длительности положительной входных импульсов J отнюсительно входных импульсов в пачке.Bus 1 is fed to the input of the device with positive polarity pulses (Fig. 2a) and bus 2 (Fig. 25) synchronizing pulses in frequency with the pulses in the packs and the delay (within the duration of the positive input pulses J, respectively, of the input pulses in the packet .

Устройство работает, следующим образом.The device works as follows.

В исходном состо нии на пр мом выходе триггера 3 низкий уровень (0), на выходе триггера 8 (шина 9). пр мом выходе триггера А, выходе элемента 7И-НЕ (шина 10) - высокий уровень (1).In the initial state at the direct output of the trigger 3 a low level (0), at the output of the trigger 8 (bus 9). Direct output of trigger A, output of element 7И-NOT (bus 10) - high level (1).

В момент времени t (фиг. 2 а) первый импульс пачки, поступающий по шине 1 на D-вход триггера 3, подготавливает его к включению в единичное состо ние.At time t (Fig. 2a), the first impulse of the bundle, coming through bus 1 to the D input of the trigger 3, prepares it for inclusion in the unit state.

По переднему фронту синхроимпульса в момент времени 4.2 (фиг. 2й) триггера 3 переключаетс  в единичное состо ние, с его пр мого выхода уровень логической единицы, поступа  на второй вход элемейта 6 Й-ИЁ, создает услови  Дл  прохождени  инвертированных синхроимпульсов через элемент 6 И-НЕ. При по влении уровн  логического нул  по шине 2 синхронизирующих импульсов на выходе элемента 6 И-НЕ по вл етс  уровень логического нул  так как на всех его входах присутству ют уровни логической единицы, но на выходе RS-триггера 8 (фиг. 2г| уровень логической единицы не измен етс , так как на его S -входе также при сутствует уровень логического нул , поступающий с шины 2 синхронизирующи импульсов. При поступлении след  цего синхро импульса в момент времени i {фиг,-23 на R и S-входах триггера 8 по вл етс  уровень логической единицы, причем на R-вхЬде, ввиду задержки сигнала/на элементе 5 НЕ и элементе 6 И-НЕ, уровень логической единицы поI  вл етс  позже; не врем  этой задержки . Триггер 8 переключаетс  и нд его выходе (выходной шине первого импульса )по вл етс  уровень логического нул , который,воздейству  на D и R-входы триггера устанавливает его в нулевое состо ние. Уровень логического нул  с пр мого выхода триггера , поступа  на третий вход элемента 6 И-НЕ блокиру  прохождение через него последующих инвертированных синхроимпульсов. На выходе элемента 6 И-НЕ (на ft-входе К3 триггера 8 ) сохран етс  уровень логической единицы. -, В момент времени -t по окончании синхроимпульса на шине 2 и 5-входе RS-триггера 8 по вл етс  уровень ло гического нул , триггер переключаетс , на выходной шине 9 первого импульса устанавливаетс  уровень логической единицы (фиг. 2s). По окончании на шине 1 входных импульсов пачки, следующим синхроимпульсом в момент времени -Ь триггер 3 возвращаетс  в исходное состо  ние, при котором на его пр мом выход по вл етс  уровень логического нул , а на инверсном - уровень логической единицы, поступающей на второй вход элемента 7 И-НЕ. Тем самым создаютс  услови  дл  прохождени  синхроимпульса , поступающего с шины 2 на первыйвход элемента 7 И-НЕ, на выходную шину 10 последнего импульса. 8 момент времени tg по заднему фронту импульса на выходной шине 10, триггер ) возвращаетс  в исходное состо ние, на его инверсном выходе по вл етс  уровень логического нул , поступающий на третий вход элемента 7 И-НЕ и запрещающий прохождение через него последукицих синхроимпульсов . В результате все устройство устанавливаетс  в исходное состо ние и готово к обработке следующей пачки импульсов. Таким образом, независимо от количества импульсов в пачке устройство выдел ет первый и последний имп: льсы в пачке, задержанные относительно входных импульсов на врем , равное сумме периода следовани  синхроимпульсов и величины задержки синхроимпульса относительно входного импульса . Предложенное устройство по сравнению с известным обеспечивает более надежную работ-у за счет исключени  сбоев, возможных из-за трудности обеспечени  точного совпадени  импульсов на входах элемента 6 И-НЕ. Кроме того, известное устройство требует совпадени  по фазе входных пачек импульсов и синхроимпульсов, в предложенном же устройстве допускаетс  задержка синхроимпульсов относительно входных импульсов в пачке в пределах длительности положительной фазы входных импульсов, что расшир ет функциональные возможности устройства.On the leading edge of the clock at time 4.2 (Fig. 2nd) of the trigger 3 switches to one state, from its direct output the level of the logical unit, arriving at the second input of the element 6 JI, creates conditions for passing the inverted clock pulses through the element 6 -NOT. When a logical zero level appears on the bus 2 of synchronizing pulses, the logical zero level appears at the output of element 6 AND-N, since all its inputs contain levels of a logical unit, but the output of the RS flip-flop 8 (Fig. 2d | logical units does not change, since its S input also contains a logic zero level coming from clock pulses 2. When the next sync pulse arrives at time i {fig, -23 on R and S inputs of trigger 8 is the level of the logical unit, and on the R-vbd In view of the delay of the signal / on element 5 NOT and element 6 IS-NOT, the level of the logical unit of I is later; not the time of this delay. Trigger 8 switches and its output (output bus of the first pulse) appears the level of logic zero, which , acting on the D and R-inputs of the trigger sets it to the zero state.The logical zero level from the direct output of the trigger, arriving at the third input of element 6, does NOT block the passage of subsequent inverted sync pulses through it. At the output of element 6 AND-NOT (at the ft-input of K3 trigger 8), the level of the logical unit is maintained. - At the time point -t, at the end of the sync pulse on bus 2 and the 5th input of the RS flip-flop 8 a logical zero appears, the trigger switches, the level of the logical unit is set on the output bus 9 of the first pulse (Fig. 2s). When the input pulses of the bundle terminate on bus 1, the next clock pulse at time-L, trigger 3 returns to the initial state, at which the logical zero level appears at its forward output, and the logical one level arriving at the second input appears at its forward output. element 7 AND-NOT. Thereby, conditions are created for the passage of a sync pulse arriving from bus 2 to the first input of the NANDEM element 7 on the output bus 10 of the last pulse. 8, the instant tg on the trailing edge of the pulse on the output bus 10 (trigger) returns to its initial state, at its inverse output a level of logical zero appears, which arrives at the third input of the NAND element 7 and prohibits the passage of synchro pulses through it. As a result, the entire device is reset, and is ready to process the next burst. Thus, irrespective of the number of pulses in a burst, the device allocates the first and last impulses: the pulses in a burst delayed relative to the input pulses by a time equal to the sum of the clock pulse duration and the delay value of the sync pulse relative to the input pulse. The proposed device, in comparison with the known, provides a more reliable operation due to the elimination of failures possible due to the difficulty of ensuring an exact coincidence of the pulses at the inputs of the AND-NAND element 6. In addition, the known device requires matching the phase of the input bursts of pulses and sync pulses, while the proposed device allows for a delay of sync pulses relative to the input pulses in the burst within the duration of the positive phase of the input pulses, which expands the functionality of the device.

Claims (1)

УСТРОЙСТВО ДЛЯ ВЫДЕЛЕНИЯ ПЕРВОГО И ПОСЛЕДНЕГО ИМПУЛЬСОВ В ПАЧКЕ, содержащее две входные и две выходные шины, два элемента И-НЕ, триггер и элемент НЕ, выход которого соединен с первым входом первого элемента И-НЕ, выход которого подключен к первому входу триггера, второй вход которого соединен с первым входом второго элемента И-НЕ, о т л и ч а ющ е е с я тем, что, с целью повышения надежности работы устрой- ства, в него введены два дополнительных триггера, причем первая входная шина подключена к информационному входу первого дополнительного триггера, вход синхронизации которого соединен с второй входной шиной, входом элемента НЕ и первым входом второго элемента И-НЕ, выход триггера подключен к первой выходной шине, а также к информационному и установочному входам второго дополнительного триггера, вход синхронизации которого соединен с второй выходной шиной и выходом второго элемента И-НЕ, второй вход которого подключен к первому выходу первого дополнитель- gs ного триггера, второй выход которого соединен с вторым входом первого элемента И-НЕ, третий вход которого подключен к первому выходу второго дополнительного триггера, второй выход которого соединен с третьим вхо,дом второго элемента И-НЕ.DEVICE FOR ISSUING THE FIRST AND LAST PULSE IN A PACK, containing two input and two output buses, two AND-NOT elements, a trigger and an NOT element, the output of which is connected to the first input of the first AND-NOT element, the output of which is connected to the first input of the trigger, the second whose input is connected to the first input of the second AND-NOT element, which is connected with the fact that, in order to increase the reliability of the device, two additional triggers are introduced into it, the first input bus being connected to the information input of the first additional trig a ger whose synchronization input is connected to the second input bus, the input of the element NOT and the first input of the second element AND, the trigger output is connected to the first output bus, as well as to the information and installation inputs of the second additional trigger, the synchronization input of which is connected to the second output bus and the output of the second AND-NOT element, the second input of which is connected to the first output of the first additional gs trigger, the second output of which is connected to the second input of the first AND-NOT element, the third input of which is connected to th additional output of the second flip-flop, the second output of which is connected to the third WMOs House second AND-NO. . SU 1018217. SU 1018217