SU1013960A1 - Устройство дл контрол цифровых узлов - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ, содержащее блок пам ти , блок сравнени , блок управлени , блок формировани  тестовой информации , регистр теста, блок мультиплексоров , коммутатор; причем первый выход блока управлени  соединен с . первым, управл ющим входом блока формировани  тестовой информации, второй управл ющий вход. которого соединен с вторым выходом блока управлени , третий выход которого соединен с управл ю1чим входом блока дв1- м ти, группа выходов которого соеди нена с группой информационных выходов блока формировани  тестовой информации, группа информационных выходов которого соединена с группой информационных входов регистра теста , управл ющий вход которого соединен с управл ющим выходом блока формировани  тестовой информации, выхо блока пам ти соединен с первым вхо . дом блока сравнени , выход которого соединен с входом блока управлени , четвертый и п тый выходы которого соединены соответственно с тактовым и счетным входами блока мультиплексора , о т л и ч а ю щ а е с   тем, что, с целью упрсйцени  устройства , коммутатор содержит группу ограничительных резисторов, группу ключевых транзисторов, базы которых соединены соответственно с вь ходами регистра теста, эмиттеры ключевых i транзисторов соединены с шиной нулеСО вого потенциала коммутатора, колекс торы ключевых транзисторов коммутатора соединены с входами ограничитель ных резисторов, с выходами провер ет в мого узла, с информационными входами блока мультиплексора,, выход которого соединен с вторым входом блока сравнени , выхода ограничительных , резисторов коммутатора соединены с шиной электропитани  коммутатора. со Ф оь

Description

Изобретение относитс  к вычислительной технике и может быть исполь зовано дл  контрол  и диагностики логических блоков и цифровых узлов ЭВМ, Известно устройство дл  проверки логических блоков, содержащее блок ввода данных, блок управлени , коммутатор выходных сигналов, контролируемый блок, генератор случайных чисел, преобразователь случайных чисел ,- блок индикации и блок статических анализаторов fl}. Однако такое устройство  вл етс  сложным из-за того, что входы контролируемого логического блока подключены к выходам преобразовател  случс1ййых чисел, а выходы этого блока соединены со входами коммутатора При этом необходимы дополнительные средства коммутации, раздел ющие индивидуально дл  каждого блока входы и выходы. Наиболее близким по техническому решению к предлагаемому  вл етс  многоканальное устройство тесто аого контрол  цифровых узлов ЭВМ, содержащее запоминающий блок дл  хранени  тестов, регистр теста, формирователи входных и сигна лов, блок коммутации, блок сравнени  и объект контрол , причем запоминающа   чейка любого из разр дов регистра теста подключена через.выходной формирователь и переключатель коммут ционного устройства и через параллельно включенные к ним схему совпадени  и входной формирователь к входному контакту провер емого цифрового узла 2. : Однако известное, устройство  вл ет .с  с.л6жнь1м из-за большого количеств а переключателей, формирователей входных и выходных сигналов, Цель изобретени  - упрощение устройства , Поставленна  цель достигаетс  тем, что в устройстве дл  контрол  цифровых узлов, содержащем блок пам ти , блок сравнений, блок управлени , блок формировани  тестовой информации , регистр теста, блок мультиплексора , коммутатор, причем первы выход блока управлени  соединен с первым управл кнцим входом блока формировани  тестовой информации. Второй управл ющий вход которого соедйнен со вторым выходом блока управлени , третий выход которого соединен с управл ющим входом Ьлока пам ти , группа выходов которого соединена с группой информационных входов блока формировани  тестовой информации , группа информационных выходов которого соединена с группой инт формационных выходов регистра теста , управл ющий в.Ход которого соединен с управл ющим выходом блока формировани  тестовой информации, выход блока пам ти соединен с первым входом блока сравнени , выход которого соединен с входом блока управлени , четвертый и п тый-выходы которого соединены соответственно с тактовым и счетным входами блока мультиплексора , коммутатор содержит труппу ограничительных резисторов, группу ключевых транзисторов, базы которых соединены соответственно с выходами регистра теста, эмиттеры ключевых транзисторов соединены с шиной нулевого потенциала коммутатора, коллекторы ключевых транзисторов коммутатора соединены с входами огранич чительных резисторов, с выходами провер емого узла, с информационными, входами блока мультиплексора, выход которого соединен со вторым входом блока сравнени , выходы ограничительных резисторов коммутатора соединены с шиной электропитани  . коммутатора, . На фиг, 1 представлена функциональна  схема устройства, на фиг,2функциональна  схема блока управлени . Устройство состоит из блока 1 пам ти , блока 2 формировани  тестовой информации, включающего формирователи 3, счетчик 4 записи и дешифратор 5 стробов записи, регис.тра б теста, коммутатора 7, состо щего из группы ключевых транзисторов 8, группы ограничительных резисторов 9 и опорного н.апр жени  10, цифрового . узла 11, блока 12 мультиплексора, .представл ющего собой f-разр дный N-входной мультиплексор 13 с адресной выборкой, управл емый счетчиком 14, блока 15 сравнени  и блока 16 управлени . Блок 16 управлени  состоит ий генератора 17 тактовьк импульсов, переключател  18 запуска, генератора 19 одиночных импульсов, двухвходного элемента И 20, триггера 21 пуска, трехвходОвого эд емента И 22, триггера 23 записи, двухвходового элемента ИЛИ .24, счетчика 25 тактов записи,двухвходового элемента И 26, счетчика 27 тактов считывани , двухвходового элемента И 28, счетчика 29 адреса, триггера 30 ошибки, трехвходового элемента И 31, индикатора 32 ошибок. Устройство работает следующим образом ,. . Тестова  информаци  из блока 1 пам ти через блок 2 формировани  тестовой информации последовательно Р словами по k разр дам записываютс в регистр б теста с помощью стробов записи, которые выбираютс  счетчиком 4 записи и формируютс  дешифратором 5 записи под действием управл ющего и лпульса с выхода элемента 26 блока 16 управлени . По заднему фронту эт го строба счетчик 4 измен ет свое состо ние, выбира  очередной строб записи. . -Регистр б теста состоит из Р отдельных регистров. Каждый из этих регистров имеет k информационных разр дов и один строб записи. Форми рователи 3 блока 2 формировани  тестовой информации предназначены дл  обеспечени  нагрузочной способности по входам регистра 6 теста. Запись информации в регистр теста осуществл етс  за Р раз. Тестова  информаци , котора  записываетс  в регистр б Теста, представл ет совокупность входных возде ствий и масок Во все разр ды регистра б, которые соответствуют вхо дам провер емого узла 11, записываютс  входные воздействи , а на все разр ды, KOTOjMjie соответствуют выходам объекта контрол , одновременно записываютс  маски. Значени  масок , которые соответствуют выходам провер емого узла 11 и записываютс  на регистре б теста, должны быть та кими , чтобы- элементы с открытым кол лектором 8 соответствующих разр дов коммутатора 7 были закрыты, В этом случае элементы с открытым коллекто ром не будут нагружать выходы провер емого узла 11. Нагрузкой дл  ЭТИХ выходов будут только выcokoомные ограничительные резисторы 9. Значени  входных воздействий на рег стре б теста при выдаче очередных Тестовых воздействий мен ютс , а ключевые транзисторы 8 коммутатора 7, которые возбуждаютс  этими входными воздействи ми, в одном случае могут быть открыты, а во втором закрыты , в отличие от масок, которые при вьвдаче очередных тестовых возде ствий подтверждаютс  и удерживают элементы 8 в-закрытом состо нии. ЕСЛИ элементы с открытым коллектором открыты, то на каждом из этих входов провер емого узла будет нуле вой потенциал, а если закрыты - то потенциал опорного напр жени .В первом случае токи входов провер емого узла будут определ тьс  клю .чевыми транзисторами ,а во втором случае - номиналами ограничительных резисторов 9 и источником 10 опорного напр жени . Если в качестве объекта контрюл , например), используетс  логика на ТТЛ элементах, тО дл  обеспечени  логической единицы на стандартных входах необходим ток который измер етс  дес тками микроампер , а дл  обеспечени  логическог нул  - миллиамперами. Если ограничительный резистор будет иметь номинал , обеспечивающий логическую единицу дл  входа ( логический нуль обеспечивает ключевой транзистору, то нагрузкой дл  выходов провер емого узла будут только эти ограничительные резисторы, которые на ра- , ботоспособности выходов не будут отражатьс  (менее одной нагрузки на ВЫХОД), Под действием входных воздействий на выходах провер емого узла по вл ютс  реакции. Так как дл  всех выходов ключевые транзисторы закрыты и ограничительные резистбры не преп тствуют по влению выходных реакций , входные воздействи  и выходные реакции провер емого узла поступают в блок 12. Так как блок .12 f-разр дный N-входрвой мультиплексор с адресной выборкой, управл емый счетчиком 14 то информаци  N словами по f разр дов последовательно выдаетс  на блок 15 сравнени  и сравниваетс  с ожидаемой информацией, котора  поступает на блок сравнени  из блока 1, Счетчик 14 измен ет своё состо ние по счетному импульсу, который вырабатываетс  элементом 28 блока 16 управлени , В исходное состо ние счетчики 4 и 14 устанавливаютс  сигналом, КОТО1Ж1Й вырабатываетс  генератором 19 одиночных импульсов блока 16 управлени , Тестова  информаци , котора  выдаётс  на регистр 6 теста, по разр дности .может отличатьс  от ожидаемой , т.е. k может отличатьс  от f. Это не будет отражатьс  на работоспособности данного устройства. При этом часть разр дов блока пам ти может не использоватьс . Блок 16 управлени  работает еле- : дующим образом, Генератор 17 тактовых импульсов непрерывно В191рабатывает.та:ктовые импульсы. Тактовый импульс первого выхода смещен по фазе относительно тактового импульса второго выхода таким образом, что они друг с другом не перекрываютс . Эти импульсы обеспечивают синхронизацию всего устройства . При нажатии кнопки 18 запуска по тактовому импульсу первого выхода генератор 19 одиночных импульсов вырабатывает импульс запуска. По этому импульсу триггер 21 пуска и триггер 23 записи устанавливаютс  в единичное состо ние, а триггер 30 ошибки и счетчики 25, 27 к 29 - в нулевое, счетчики 4 и 14 также навливаютс  в нулевое состо ние, . оба по первому входу, По единичному значению триггера 21 пуска и по тактовым импульсам второго выхода гёне4 ратора 17 на выходе элемента 20 вырабатываютс  импульсы.

В первоначальном состо нии триггер 23 записи находитс  в единице, На выходе элемента 26 по единичному значению триггера 23 и по импульсам с выхода элемента 20 вырабатываютс  импульсы записи, которые поступают Иа счетные входи счетчиков 25 и 4 и стробирующий вход дешифратора 5 4 По каждому импульсу с выхода элемента 20 на одйом ИЗ выходов дешифратора 5, который выбираетс  счетчиком 4, по вл етс  строб, по котоijpoMy производитс  запись входных . , воздействий и масок из запоминающего блока 1 в регистр 6 теста. По заднему фронту этого импульса с выхода элемента 20, т,е,-после записи очередной.информации из блока 1 пам ти в регистр 6 теста, содержимое счетчика 29 увеличиваетс  на единицу. Это значит, что выбираетс  очередное слово из блока 1 пам ти. Счетчик 4 также измен ет свое содержимое , вь1бира  очередной строб записи . Счетчик 25 осуществл ет контроль количества слов, записанных из блока 1 пам ти в регистр 6 теста. По окончании записи последнего слова счетчик 25 вырабатывает импульс переполнени , который через вход элемёнта ИЛИ поступает на счетный вход триггера 23 и переключает его в нулевое состо ние. Дальнейша  запись информации в регистр теста не происходит , так как элемент 26 в этом случае отключен. При переходе триггер9 23 в нулевое состо ние, на пер-- . вом входе элемента 28 и на третьем входе элемента 31 по вл етс  разреающий потенциал,

При выдаче очередного импульса c выхода элемента 20 по нулевому состо 1Нию триггера 23 на элементе 31 происходит анализ ошибки, котора  поступает со схемы 15 Сравнени  на его второй .вход. Если имеет место ошибка, то на выходе этого элемента по вл етс  импульс, который устанавивает триггер 30 ошибки по второму ходу в единичное срсто ние с выдачей информации на индикатор 32 ошибок . Кроме этого, на третьем входе элемента 22 по вл етс  разрешающий потенциал. Если ошибка на втором входе элемента 31 отсутствует, то триггер с иибки остаетс  в нулевом состо нии. Это происходит в том случае , когда информаци  из блока 1 пам ти по адресу, который-находитс  в счетчике 29 и поступает в блок 1 пам ти. Сравниваетс  с информацией,

котора  поступает с провер ющего узла 11 через одно из направлений мультиплексора 13, определ емого счетчиком 14,

5 По заднему фронту этого импульса с выхода элемента 20 содержимое каждого из счетчиков 14, 27 и 29 увели- . чивае.тс  на единицу. Это значит, что из блока 1 пам ти поступит очередное слово дл  сравнени , а мультиплексор 13 подключит следующую группу входов-выходов объекта контрол . Счетчик 27 осуществл ет подсчет количес ва сравниваемых слов,

5 По окончайии анализа всех контактов объекта контрол  счетчик 27 выдает сигнал переполнени , по которому через элемент ИЛИ 24 происходит изменение состо ни  триггера 23

0 по счетному входу на единичное, Снова происходит запись на регистр 6 теста очередного воздействи  Р словами по k разр дам, и цикл повтор етс . При обнаружении ошибки после пег реключени  триггера 23 в единичное состо ние по тактовому импульсу первого выхода генератора 17, на выходе .элемента 22 вырабатываетс  импульй, по которому триггер 21 пуска переходит в нулевое состо ние и проис ходит останов устройства с индикацией ошибки на индикаторе 32,

Применение данного устройства позволит уменьшить аппаратные затраты при большом количестве провер емых точек, а также расширить область его применени , например дл  прозвонки плат и жгутов, где имеетс  большое количество точек контрол .

Фиг./

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ, содержащее блок памяти, блок· сравнения, блок управления, блок формирования тестовой информации, регистр теста, блок мультиплексоров , коммутатор; причем первый выход блока управления соединен с · первым, управляющим входом блока формирования тестовой информации, второй управляющий вход которого соединен с вторым выходом блока управления, третий выход которого соединен с управляющим входом блока памяти, группа выходов которого соеди·?· йена с группой информационных выходов блока формирования тестовой информации, группа информационных выходов которого соединена с группой \ информационных входов регистра теста , управляющий вход которого соединен с управляющим выходом блока фор·· мирования тестовой информации, выход блока памяти соединен с первым вхо'дом блока сравнения, выход которого соединен с входом блока управления/ четвертый и пятый выходы которого соединены соответственно с тактовым и счетным входами блока мультиплексора, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, коммутатор содержит группу ограничительных резисторов, группу ключевых транзисторов, базы которых соединены соответственно с выходами регистра теста, эмиттеры ключевых транзисторов соединены с шиной нулевого потенциала коммутатора, колекторы ключевых транзисторов коммутатора соединены с входами ограничитель ных резисторов, с выходами проверяемого узла, с информационными входами блока мультиплексора,. выход которого соединен с вторым входом блока сравнения, выхода ограничительных резисторов коммутатора соединены с шиной электропитания коммутатора.

   1013960.