SE445270B - Dator med ett fickminne, vars arbetscykel er uppdelad i tva delcykler - Google Patents

Description

8107852-1 10 15 20 25 30 35 huruvida innehållet i denna huvudminnescell har överförts till fickminnet, och om så är fallet är det nödvändigt att ogiltigförklara denna information i fickminnet (genom att âsätta en giltig/ogiltig bit ett tillstånd som indikerar “ogiltig"), eftersom denna information ej längre exakt mot- svarar innehållet i huvudminnet. Detta betyder att det vid en given tidpunkt kan uppstå konflikt mellan operationen att försöka läsa fickminnet och operationen att försöka kontrol- lera fickminnets innehåll efter en perifer processors in- skrivningsoperation i huvudminnet (taggkontroll).

För det andra, eftersom fickminnet ej kan inskrivas och utlä- sas samtidigt, kan det vid en given tidpunkt uppstå konflikt mellan den centrala processorn, vid försök att läsa fick- minnet, och fickminnets skrivlogik, vid försök att skriva in i fickminnet efter en föregående fickminnemiss (uppdatering av fickminnet). Det kan också uppstå konflikt om fickminnets skrivlogik försöker skriva en ogiltig bit sedan en föregå- ende kontroll (taggkontroll) har visat på överensstämmelse (taggöverensstämmelse).

Slutligen kan det vid en given tidpunkt uppstå konflikt om den centrala processorn försöker läsa ur fickminnet, medan minnesstyrenheten skriver i fickminnet för uppdatering av detsamma sedan den centrala processorn tidigare har gjort en inskrivning i huvudminnet.

I tidigare kända datorer har fickminnet arbetat på så sätt, att (l) administrationstid (overhead) måste utnyttjas för lösning av konflikterna, i synnerhet i det första fallet; (2) vid uppdatering av fickminnet efter en föregående miss är det nödvändigt att hålla den centrala processorn stoppad under en fickminnescykel avsedd för uppdatering av fickmin- nets innehåll; och (3) det är nödvändigt att stoppa den centrala processorn under minnescykler avsedda för uppdate- ring av fickminnets innehåll efter inskrivning från den cent- rala processorn. Alla dessa händelser förorsakar fördröjning 10 15 20 25 30 35 8107-832-1 i minnets åtkomst och försämrar således den centrala pro- cessorns arbete.

Föreliggande uppfinning syftar till att eliminera dessa olä- genheter.

Ett fickminne har i allmänhet en operationscykel av samma längd som mikroinstruktionscykeln för den centrala processorns minnesoperationer. I datorn enligt föreliggande uppfinning är fickminnets operationscykel uppdelad i två delcykler avsedda för inbördes uteslutande operationer. Den första delcykeln är avsedd för mottagande av en minnesläsningsbegäran, med tillhörande adress, från den centrala processorn. Den andra delcykeln är avsedd för alla andra typer av fickminnesope- rationer. Dessa operationer består i synnerhet av antingen (a) mottagande av en adress från en perifer processor för kontroll av fickminnets innehåll efter en perifer processors inskrivning i huvudminnet eller (b) inskrivning av någonting i fickminnet, inklusive en ogiltighetsbit, efter kontroll av fickminnets överensstämmelse, eller data efter antingen en fickminnemiss eller inskrivning till huvudminnet från den centrala processorn. Pâ detta sätt elimineras konflikterna, så att administrationstíd ej behöver användas för lösning av sådana konflikter, och skrivoperationerna blir "transparenta" för den centrala processorns läsning av fickminnet. Från den centrala processorns synpunkt är fickminnet alltid tillgäng- ligt för utläsningsoperationer. Den centrala processorn kan fortsätta oavbrutet att läsa fickminnet 1 på varandra följande mikroinstruktionscykler hos den centrala processorn oavsett det förhållandet, att fickminnets innehåll "samtidigt" kontrolleras, ogiltigförklaras eller uppdateras efter in- skrivning från den centrala processorn. Efter en fickminne- miss, ehuru den centrala processorn måste stannas för att tillåta uppdatering, kan den återupptaga operationerna en cykel tidigare än vad som är möjligt utan den uppdelade fick- minnescykeln. 8107832-1 10 15 20 25 30 35 Vidare ger en minnesstruktur enligt uppfinningen en särskilt ekonomisk kretslösning, som minskar både kostnader och utrymme.

Datorn enligt uppfinningen omfattar en central processor med ett minnesadressregister för avgivande av minnesadressigna- ler och ett minnesdataregister för mottagande och avgivande av datasignaler, och ett styrregister anslutet till den cent- rala processorn för avgivande av styrsignaler representerande mikroinstruktioner till densamma. Vissa av dessa styrsignaler i en mikroinstruktion representerar utläsnings- eller inskriv- ningsoperationer; den centrala processorn arbetar i beroende av minnesâtkomststyrsignalerna för alstring av minnesadress- signaler och placering av dessa i minnesadressregistret.

Datorn har vidare ett fysiskt minne, som är adresserbart av minnesadressignalerna och inrättat för lagring av datasigna- ler.

Det fysiska minnet är försett med ett huvudminne med rela- tivt långsam åtkomst och ett fickminne med relativt snabb åtkomst. Den centrala processorns minnesadressregister är anslutet till det fysiska minnet för avgivande av minnesad- ressignalerna till detsama. Den centrala processorn säker- ställer vidare att minnesåtkomststyrsignalerna tillföres det fysiska minnet. Datorn har vidare en gemensam tidgivnings- anordning, som är ansluten till den centrala processorn och det fysiska minnet och som avger klockpulser därtill.

Vissa klockpulser definierar en central processoroperations- cykel med fix längd föroperationer innefattande minnesåt- komst. Minst en perifer processor är ansluten till det fysis- ka minnet för utläsnings- och inskrivningsåtkomst till det- samma. Den perifera processorn avger minnesadressignaler, minnesâtkomststyrsignaler och datasignaler till det fysiska minnet och mottager datasignaler därifrån.

Fickminnet har tidgivningsorgan arbetande i beroende av den gemensamma tidgivningsanordningen och avgivande av ett fler- tal klockpulser, som definierar en fickminnesoperationscykel. 10 15 20 25 30 35 8107832-1 Fickminnet har datasignallagringsorgan för lagring av data- signaler, adresseringsorgan för tillförsel av minnesadress- signalerna från det fysiska minnet för adressering av data- signallagringsorganen, jämförelseorgan arbetande i beroende av de tillförda adressignalerna och de lagrade datasignaler-_ na för alstring av en utsignal som representerar närvaron eller frånvaron av vissa data i fickminnet, och signalalstrings- organ arbetande i beroende av jämförelseorganens utsignal för alstring av en tillstândssignal med ettdera av två till- stånd representerande närvaron eller frånvaron av ifråga- varande data.

Fickminnets adresseringsorgan arbetar i beroende av fickmin- nets tidgivningsorgan för tilldelning av en första del av fickminnesoperationscykeln uteslutande för tillförsel av adressignaler, som mottagits från den centrala processorn, till fickminnets datasignallagringsorgan och jämförelseorgan; fickminnets adresseringsorgan arbetar vidare i beroende av fickminnets tidgivningsorgan för tilldelning av en andra del av fickminnesoperationscykeln för en av flera operationer innefattande tillförsel av adressignaler, som mottagits från en av nämnda perifera processorer, till fickminnets datasig- nallagringsorganochjämförelseorganen.

Den gemensamma tidgivningsanordningen arbetar i beroende av ett första tillstånd hos tillstândssignalen, vilket första tillstånd representerar frånvaron av ifrågavarande data från fickminnets datasignallagringsorgan, för att undertrycka den centrala processorns klockpulser och därigenom stoppa den centrala processorn. Det fysiska minnet arbetar i bero- ende av tillståndssignalens första tillstånd, tillsammans med minnesåtkomststyrsignalerna som mottagits från den cent- rala processorn, för genomförande av en huvudminnesåtkomst- operation omfattande tillförsel av de från den centrala pro- cessorn erhållna minnesadressignalerna till huvudminnet för adressering av ifrågavarande data, och tillförsel av dessa data till den centrala processorn. Fickminnets signalalst- 10 15 20 25 30 35 8107832-1 ringsorgan arbetar i beroende av fullgörandet av huvudminnes- âtkomstoperationen för alstring av tillstândssignalen med dess andra tillstånd, och den gemensamma tidgivningsanord- ningen arbetar i beroende av tillståndssignalens andra till- stånd för att verksamgöra den centrala prooessorns klockpul- ser och därigenom âterstarta den centrala processorn.

Det fysiska minnet omfattar vidare fickminnesinskrivningsor- gan. Fickminnet har dessutom validitetsinformationslagrings- organ hörande till datalagringsorganen och omfattande ett flertal validitetsbitar, som var och en intar ettdera av tvâ tillstånd och är adresserbar medelst minnesadressignalerna.

Fickminnets inskrivningsorgan arbetar i beroende av jämförel- seorganens utsignal, som alstras i beroende av tillförseln av de perifera processorernas minnesadressignaler till fick- minnets datalagringsorgan och jämförelseorgan, för utförande av en första inskrivningsoperation omfattande tillförsel av den perifera processorns minnesadressignaler för adressering av en cell i validitetsinformationslagringsorganen och in- ställning av validitetsbiten i denna cell till ett första tillstånd som representerar ogiltighet. Fickminnets inskriv- ningsorgan arbetar i beroende av dess tidgivningsorgan för utförande av den första inskrivningsoperaticnen under den andra delen av en efterföljande fickminnesoperationscykel.

Fickminnets signalalstringsorgan arbetar även i beroende av ett första tillstånd hos en validitetsbit för alstring av tillstândssignalen med nämnda första tillstånd.

Fickminnets inskrivningsorgan arbetar i beroende av fullföl- jandet av huvudminnets åtkomstoperation, och av minnesadress- signalerna och minnesåtkomststyrsignalerna, som mottagits från den centrala processorn, för utförande av en andra in- skrivningsoperation som innefattar tillförsel av minnesadress- signalerna för adressering av en cell i fickminnets datalag- ringsorgan och inskrivning av erhållna data i denna cell, varvid fickminnets inskrivningsorgan arbetar i beroende av 10 15 20 25 30 35 8107832-1 fickminnets tidgivningsorgan för utförande av den andra in- skrivningsoperationen under den andra delen av fickminnes- operationscykeln.

Ytterligare syften, särdrag och fördelar med uppfinningen kommer att framgå av nedanstående beskrivning av en föredragen utföringsform, varvid hänvisas till bifogade ritningar.

Fig. l visar ett förenklat schema över ett databehandlings- system med en dator enligt föreliggande uppfinning; Fig. 2 visar data- och adressvägar i datorn; Fig. 3 visar vissa särdrag hos datorns centrala processor; Fig. 4-9 åskådliggör formaten för olika data och adresser som utnyttjas enligt föreliggande uppfinning; Fig. 10 visar viktiga särdrag hos styrregistret; Fig. ll visar en gemensam tidgivningsanordning; Fig. 12 visar grundläggande systemklocksignaler som alstras av tidgivningsanordningen enligt fig. ll; Fig. 13 visar en del av ett fickminne avseende adresserings- funktionen; Fig. 14 visar en del av fickminnet avseende datalagring; Fig. 15 visar vissa delar av fickminnet avseende minnesstyr- ning och andra styrfunktioner; Fig. 16 visar delar av de kretsar som svarar för minnesât- komstprioritering; Fig. 17 visar en fickminneskrets som alstrar en styrsignal 8107832-1 10 15 20 25 30 35 för en perifer processors minnesoperationer; Fig. 18 visar en fickminneskrets som användes för vissa styr- registersignaler; Fig. 19 visar huvudminnet; Fig. 20 visar fickminnets inskrivningslogik; och Fig. 21, 22 och 23 visar tidsscheman som åskådliggör delar av arbetssättet för datorn enligt uppfinningen.

På ritningarna, i synnerhet i fig. l, visas hela systemet i förenklad form. En dator omfattar en central processor 12, ett styrregister 14 och en gemensam tidgivningsanordning 20.

Vidare finns ett huvudminne 16, vars åtkomst styrs av en min- nesstyrenhet 18. Olika yttre anordningar (terminaler, skriva- re, skivor, band, telekommunikationsanordningar och liknande) är anslutna till datorn IO och utgör tillsammans med denna ett datorsystem.

Varje yttre anordning innehåller en processor, benämnd en perifer processor. Åtskilliga perifera processorer är anslut- na till en av flera bussanpassare 22, som i sin tur är anslut- na till minnesstyrenheten 18. Det kan finnas åtskilliga buss- anpassare. Syftet med dessa bussanpassare 22 är att utgöra en buffert mellan 64-bitdataledningarna inuti datorn och 16- bitdataledningar, som ansluter de yttre anordningarna till datorn 10. Minnesstyrenheten 18 åstadkommer åtkomst till huvudminnet 16 för den centrala processorn och de perifera processorerna; den kan även överföra instruktioner från den centrala processorn 12 till de perifera processorerna, på ett sätt som ej berör föreliggande uppfinning.

Den centrala processorn 12 är ansluten tillettnæd hög hastig- het arbetande lokalt minne, s.k. "cache"-minne eller fickmin- nn- 10 15 20 25 30 35 8107832-1 ne 24, som innehåller en tidsvarierande delmängd av de data, som är lagrade i huvudminnet. Fickminnet 24 är även anslutet till minnesstyrenheten 18. Det fickminne, som används i den föredragna utföringsformen, är direktavbildat och innehåller 32K bytes. Det utnyttjar en genomskrivningsstrategi, dvs fickminnet uppdateras så snart den centrala processorn skri- ver i huvudminnet.

Fickminnet 24, huvudminnet 16 och minnesstyrenheten 18 utgör tillsammans datorns fysiska minne.

Data- och adressvägarna genom systemet visas närmare i fig. 2. Den centrala processorn 12 har en 24-bit adressbuss 26, som innefattar adressledningar betecknade med förkortningen "MA (Memory Address) 0-23" till fickminnet 24. Den centrala processorn 12 har en 32-bit data-in buss 28, som innefattar dataledningar betecknade med förkortningen “MM (Main Memory) O-31", och en 32-bit data-ut buss 30, som innefattar dataled- ningar betecknade med förkortningen "WD (Write Data) 0-31".

Fickminnet 24 mottager adressledningarna MA 0-23 på bussen 26 från den centrala processorn 12, och dessutom är den an- sluten till bussen 32, vilken innefattar adressledningar betecknade med förkortningen "BMA (Bus Adapter Memory Add- ress) 0-23" från bussanpassaren 22. Denna adressinformation användes för att hålla informationen i fickminnet uppdaterad när motsvarande information ändras i huvudminnet av någon av de perifera processorerna, såsom kommer att beskrivas när- mare nedan.

Fickminnet 24 är anslutet till en utgângsadressbuss 34, som innefattar adressledningar betecknade med förkortningen "CMA (Cache Memory Address) 0-23" till styrenheten 18. Vidare är fickminnet 24 anslutet till en buss 36, som innefattar adress- ledningar betecknade med förkortningen "BMAR 3-20" (Buffered Memory Register) till huvudminnet 16.

Fickminnet 24 har en data-in buss och en data-ut buss. Data- 8107832-1 10 15 20 25 30 35 10 in bussen 38 innefattar dataledningar från minnesstyrenheten 18 betecknade med förkortningen "CAWD (Cache Write Data) 0-63".

Databussen 38 används av minnesstyrenheten 18 för inskrivning av data i fickminnet efter en fickminnesmiss eller i beroende av den centrala processorns inskrivning i_huvudminnet, såsom kommer att beskrivas närmare nedan. Bussen 38 användes även för överföring av data till bussanpassaren 22, ehuru detta ej berör uppfinningen. Data-ut bussen 40 innefattar dataledning- ar från fickminnet 24 betecknade med förkortningen MM 0-31, för inmatning till den centrala processorn l2 via bussen 28.

Databussen 40 tillför data till den centrala processorn 12 efter träff i fickminnet som svar på en läsbegäran från den centrala processorn, såsom kommer att beskrivas närmare nedan.

Huvudminnet 16 mottager adressledningarna BMAR 3-20 från fickminnet 24, såsom beskrivits ovan, via bussen 36, tillsam- mans med minnesmodulväljarsignaler, vilka ej visas på ritning- en och ej berör föreliggande uppfinning. Huvudminnet 16 har en 64-bit data-ut buss 44 som är ansluten till minnesstyrenhe- ten 18 och innefattar dataledníngar betecknade med förkort- ningen "MMRD (Main Memory Read Data) 0-63". Alla data som ut- läses från huvudminnet l6 utläses via bussen 44. Bussanpassa- ren 22 avger adressbitar till fickminnet 24 via den ovan be- skrivna bussen 32 som svar på en minnesâtkomstbegäran från en perifer processor, på ett sätt som ej berör föreliggande uppfinning. Bussanpassaren 22 har en 64-bit data-ut buss 46 som är ansluten till minnesstvrenheten 18, vilken innefattar dataledningar betecknade med förkortningen "BARD (Bus Adapter Read Data) 0-63" och en 64-bit data-in buss 48 ansluten via en buffert S0 till bussen 38, vilken innefattar dataledning- ar betecknade med förkortningen "BAWD (Bus Adapter Write Data) 0-63". Observera att "Bus Adapter Read Data" avser data som utläses från den perifera processorn till huvudmin- net 16, medan "Bus Adapter Write Data" avser data som utlä- ses från huvudminnet 16 och inskrives i en perifer processor.

Dessutom avger bussanpassaren 22 vissa styrsignaler till fick- 10 15 20 25 30 35 8107832-1 l] minnet 24. Dessa är MRBA (Bus Adapter Memory Request Signal), och BAC 0j2 (Bus Adapter Control Signals). BAC 0-2-signaler- na kvarhålles eller spärras (latched) i fickminnet för bekväm användning; i sin spärrade form betecknas de BBAC 0-2.

Minnesstyrenheten 18 mottager såsom beskrives ovan data via bussen 44 från huvudminnet 16, via bussen 46 från bussanpassa- ren 22 eller via bussen 30 från den centrala processorn 12.

Minnesstyrenheten 18 mottager adressdata via bussen 34 från fickminnet 24. Minnesstyrenheten 18 avger data via bussen 38 till fickminnet 24 och till en dataspärr 50 för tillförsel till bussanpassaren 22. Minnesstyrenheten 18 avger vidare data till den centrala processorn 12 (via en dataspärr 54) på en buss 52, som innefattar dataledningar betecknade med förkortningen “DIRD (Diagnostic or Read Data) 0-31". I den händelse en utläsning av huvudminnet följer på en miss i fickminnet, såsom kommer att beskrivas närmare nedan, tillåter en missfördröjningssignal, som härledes i beroende av missen i fickminnet på ett sätt som kommer att beskrivas nedan, att data från bussen 52 passerar genom spärren 54 till bussen 28 och vidare till den centrala processorn.

I fig. 3 visas endast de båda element i den centrala proces- sorn 12 som har beröring med föreliggande uppfinning. Dessa utgörs av ett minnesdataregister 56, som mottager data via ledningarna i bussen 28 (MM 0-31), och ett minnesadressregis- ter S8, som laddas (pâ ett sätt som ej har med uppfinningen att göra) med den adress, som skall avges via bussen 26 (MAO-23)till fickminnet.

Om den centrala processorn ej stoppas (dvs då signalen šfålï är hög: härledningen av denna signal kommer att beskrivas i det följande), överförs adressignalerna från minnesadressregistret 58 till fickminnet 24 vid tidpunkten LO (klocksignalerna inkl. LO kommer att beskrivas i anslut- ning till fig. 12). 8107852-'1 10 15 20 25 30 35 12 I fig. 4-9 visas olika format för data och adresser, som an- vändes då datorn arbetar.

Fig. 4 visar en byte eller bitgrupp, som består av 8 bitar.

Fig. 5 visar ett dataord, som består av 4 bytes eller 32 bi- tar. Fig. 6 visar ett dubbelord, som består av ett jämnt ord och ett udda ord, vart och ett bestående av 32 bitar. Data lagras i huvudminnet i enheter om dubbla ord.

I fig. 7 visas en 24-bit fysisk adress sådan den ses av huvud- minnet; adressen omfattar ett 12-bit sidramnummer (kan utökas med 2 om minnet utökas) och en ll-bit offset, som lokaliserar bitgruppen på sidan.

Fig. 8 visar samma 24-bit fysiska adress såsom den tolkas av fickminnet; adressen omfattar en 9-bit tagg och ett 12-bit index. De båda lägst ordnade bitarna ignoreras, eftersom de användes för val av byte inom ett ord, medan fickminnet all- tid överför ett ord till den centrala processorn, vilken där- efter måste välja den bestämdabytesom önskas. Den tredje biten från höger utväljer det jämna eller udda ordet hos ett dubbelordpar. Fig. 9 visar formatet av data vid lagring i fickminnet. De jämna och udda orden hos ett dubbelordpar lag- ras tillsammans med var sin 9-bit tagg. Denna enhet om 72 bitar adresseras av den fysiska adressens 12-bit index.

"Användningen av ett index och en tagg för adressering av ett direktavbildat fickminne är välkänd inom databehandlingstek- niken. De allmänna tankegångarna bakom fickminnen beskrives exempelvisi."Computer Engineering" av Bell, Mudge och McNamara (Digital Press, l978).

Det i fig. 10 visade styrregistret 14 innehåller styrsignaler, vilka år åtkomliga i grupper om 48 utsignaler på 48 parallella ledningar. Signalen på varje ledning kan antingen vara hög (1) eller låg (0) och pålägges direkt på den centrala proces- sorns 12 maskinvara för styrning av dess arbete. 10 l5 20 25 30 35 81Û7832"1 13 Av de 48 signalerna på ledningarna, som utgör en mikroinstruk- tion, är endast vissa av betydelse för föreliggande uppfin- ning. Dessa är signalerna 0-6 (benämnda "micro opcode"), vilka avkodas som en grupp för att ge en av ett antal signa- ler som visar att operationen kan utföras (t.ex. addera, flytta, jämföra, skifta) samt signalerna 22-29, vilka avko- das som en grupp för att ge en av ett antal signaler som in- dikerar en minnesoperation (läs eller skriv, med detaljer om minnesadressregisterval, minnesdataregisterval och andra upp- gifter som ej berör föreliggande uppfinning). Dessa signaler betecknas i fig. 2 som ”minnesstyrsignaler“. Vissa av de styr- signaler, som åtkommes av den centrala processorn, anslutes direkt från den centrala processorn till fickminnet och min- nesstyrenheten, som kommer att diskuteras närmare nedan. Åt- komsten och avkodningen av dylika grupper av styrsignaler (mikroinstruktioner) under datorns arbete är välkänd inom datatekniken och behöver därför ej beskrivas i detta samman- hang.

I fig. ll visas de väsentliga delarna av systemets huvudklocka ~20. Huvudklockan för datorn drivs av en 50 MHz kristall, vars utgång utgör ingång till en tidsignalalstringskrets 60, som på välkänt sätt alstrar lämpliga klocksignaler för sys- temet. Den grundläggande klocksignalen (CLOCK) har en period på 40 ns och en pulsbredd på 20 ns. Signalerna TA, TO, Tl, T2; LA, LO, Ll, L2; CLOCK; och ÉÉÖÖÉ visas i tidsschemat i fig. 12. Dessa pulser utgör insignaler till den centrala processorn 12.

Signalerna LA, LO, Ll, L2 löper fritt, medan TA, TO, Tl, T2 beror på operationsbetingelserna i den centrala processorn och annorstädes. Vidare kan L- och T-pulser alstras under betingelser, som skall beskrivas, men de visas ej i fig. ll och har ej beröring med föreliggande uppfinning.

Två grindstyrsignaler GTl och GT2 alstras på ett sätt som kommer att beskrivas närmare nedan. Signalen GTI grindstyr l0 15 20 25 30 35 8107832-1 14 (frigör eller spärrar) den centrala processorns klocksignaler TA och TO; signalen GT2 grindstyr klocksignalerna Tl och T2.

Centralprocessorcykeln definieras genom att den börjar med en TA-puls. Således kan den centrala processorns arbete stop- pas efter TO eller efter T2. Signalen GT2 utgör normalt slav- signal till signalen GTI, men i händelse av en "miss"-signal, varom mera nedan, spärras GT2, så att pulserna Tl och T2 ej inträffar, trots att pulserna TA och TO har inträffat.

Längden av en mikroinstruktionscykel hos den centrala pro- cessorn varierar med typen av mikroinstruktion. Centralpro- cessorcykeln (med godtycklig längd) definieras genom att den börjar vid TA. De flesta mikroinstruktioner, inklusive de som innefattar minnesoperationer och har beröring med förelig- gande uppfinning, kräver l60 ns för exekvering. För dessa mikroinstruktioner bildar pulserna TA, T0, Tl och T2 cykeln, såsom framgår av fig. 12. Andra instruktioner kan kräva längre tid än 160 ns för exekvering; för dylika instruktio- ner måste ytterligare T-pulser alstras (T5-T8, icke visade).

För bestämning av antalet T-pulser som skall alstras, in- matas styrsignalerna 0-6 ("micro opcode") för ifrågavarande mikroinstruktion, som styr den centrala processorn 12, från den centrala processorn l2 till en avkodare och räknare 62 tillsammans med CLOCK-signalen från kretsen 60; i enlighet med den av avkodaren bestämda typen av operation inställes räknaren, och vid lämplig tidpunkt alstras signalen "COB" (slut på cykeln) för att markera slutet på instruktionscykeln.

Denna signal återställer kretsen 60 och säkerställer att nästa cykel börjar med en TA-puls.

CLOCK-signalen tillföres direkt till fickminnet 24 och till minnesstyrenheten 18, där liknande tidalstringskretsar är anordnade för alstring av synkrona L- och T-pulser. Såvida grindstyrsignalerna GTI och GT2 ej uppträder särskilt, kom- mer T-pulserna i_fickminnet och minnesstyrenheterna ej att upphöra då den centrala processorn stannar. 10 15 20 25 30 35 8107832-1 15 Fickminnescykeln har samma längd som den centrala processorns läs- eller skrivcykel, dvs 160 ns. Emellertid definieras den genom att den börjar med Ll-pulsen och omfattar pulserna Ll, L2, LA, LO, vilket såsom framgår av fig. 12 betyder att fick- minnescykeln är förskjuten med 60 ns relativt centralproces- sorcykeln. Minnesstyrenhetscykeln är förskjuten med 40 ns relativt centralprocessorcykeln och omfattar pulserna TO, Tl, T2, TA.

Vidare inmatas vissa klockpulser från den centrala processorn direkt till fickminnet 24 för att säkerställa synkronisering av händelser med vissa händelser i den centrala processorn.

Dylika fickminneshändelser kan ej inträffa då den centrala processorn stannas, ehuru fickminnet ej stoppas.

Med hänvisning till fig. 13, 14, 15, 17, 18 och 20 omfattar fickminnet 24 i huvudsak en adresseríngsdel (fig. 13), en del med kretsar för datalagring och taggjämförelse (fig. 14) och olika styrsignalavkodningskretsar (fig. 15, 17, 18 och 20). Kretsen enligt fig. l6, och delar av kretsarna i fig. 15, är fysiskt belägna i fickminnet men utgör begreppsmässigt delar av minnesstyrenheten, eftersom deras funktioner hänför sig till styrningen av huvudminnet.

Med hänvisning till fig. 18 när centralprocessoradressen (icke visad i denna figur) fickminnet 24 tillsammans med styr- signalerna CM 22-29 1 48-signalgruppen som styr de aktuella centralprocessoroperationerna. Såsom har beskrivits ovan utgör styrsignalerna 22-29 minnesåtkomststyrsignaler, som styr vilket slag av minnesoperation som skall utföras vid den av den centrala processorn angivna adressen. För lämpligt utnyttjande i fickminnet 24 fördröjes vissa av dessa signa- ler genom att de spärras eller buffras, och de fördröjda sig- nalerna betecknas "CCM". "BCM", "LCM" eller “MCM" alltefter deras fördröjning, såsom visas i figuren.

Med hänvisning till fig. 16 omfattar minnesstyrenheten 18 en 10 15 20 25 30 35 8107832-1 16 prioritetskrets 140 för åtkomst 1 huvudminnet. Denna krets är avsedd att ge prioritet för huvudminnesåtkomst vid begä- ran från någon av bussanpassarna (på uppdrag av en perifer processor). Endast då någon bussanpassarminnesbegäran ej före- .ligger får den centrala processorn l2 åtkomst till huvudmin- net, antingen för skrivning eller läsning efter en fickminnes- miss. Insignalen LC (sista cykeln) kommer från minnesstyren- hetens tidgivningskrets i fig. l5, varom mera nedan, och alstras vid slutet av en minnesåtkomstoperation. Efter full- bordan av en aktuell minnesoperation, och om någon bussan- passarminnesbegäran ej föreligger, komer vid sådan frånvaro BA att bli låg, och den väntande centralprocessoradressen överförs till huvudminnet 16. Vid en fickminnesmiss kan det således dröja några cykler innan huvudminnet blir åtkomligt för den centrala processorn. Under denna tid förblir den centrala processorn stoppad, såsom kommer att beskrivas nedan.

Prioriteringen av huvudminnets åtkomst mellan den centrala processorn och bussanpassaren, betingad av närvaron eller frånvaron av en bussanpassarminnesbegäran, måste klart sär- skiljas från uppdelningen av fickminnescykeln mellan den centrala processorns minnesutläsningar och andra operationer, varom mera nedan. Kretsarna för uppdelning av fickminnes- cykeln löper fritt och arbetar på beskrivet sätt oavsett huru- vida någon begäran föreligger från antingen den centrala pro- cessorn eller en bussanpassare.' Såsom framgår av fig. 17 alstras en "BA frigör"-signal av en vippa i en frigöringskrets 142 vid en tidpunkt TA som svar på en bussanpassarminnesbegäran (MRBA) förutsatt att minnes- styrkretsen är klar (R/B). Frigöringssignalen BA tillföres kretsen i fig. 13 för inmatning av adressen till minnesopera- tionen BA i syfte att åstadkomma fickminneskontroll eller en ogiltighetsprocess, varom mera nedan. Tidgivningen för huvud- '~minnet l6 alstras i huvudsak av kretsen i fig. 15, vars stör- re del utgör en funktionell del av minnesstyrenheten 18. Me- toden för tidgivning och drivning av ett huvudminne i en dator 10 15 20 25 30 35 17 av det här beskrivna slaget är välkänd och utgör ej någon del av föreliggande uppfinning. Alstringen av dessa tidsig- naler kommer därför ej att beskrivas i detalj; endast de de- lar som berör uppfinningen kommer att antydas.

Med hänvisning till fig. 15 avkodas styrsignalerna CCM 22-29 (frân fig. 18) i en avkodarkrets 138 för bestämning av huru- vida centralprocessorns minnesoperation är en skriv- eller en lâsoperation. Om det är fråga om en läsoperation, resul- terar styrsignalerna efter avkodning i alstringen av en "läs"-signal, som visar att den centrala processorns minnes- operation är en läsoperation som skall behandlas i fickmin- net. Denna signal erfordras i fickminnet 24 för att möjlig- göra alstring av en fickminnesmissignal, varom mera nedan.

Om den centrala processorns minnesoperation är en skrivopera- tion (till huvudminnet), åstadkommer styrsignalerna CCM 22- 29 efter avkodning skrivsignaler SKRIV 8 (dvs bitar), SKRIV 32 och SKRIV 64, som anger operationerna skrivning av en "byte“, ett ord eller ett dubbelord. (I motsats till de peri- fera processorerna skriver den centrala processorn ej ett halft ord; signalen SKRIV 16 alstras därför ej av den cent- rala processorns styrsignaler.) Signalerna BAC 0-2 (minnes- åtkomststyrsígnaler) från bussanpassaren 22 avkodas på lik- nande sätt i en operationsavkodare 139 för härledning av läs- eller skrivsignaler, vilka inmatas till kretsen 138.

Bussanpassarskrivsignalerna kan vara SKRIV 8, SKRIV 16, SKRIV 32 eller SKRIV 64. Signalen MRBA (bussanpassarminnes- begäran) inmatas likaså från bussanpassaren 22.

Insignalen CP/BA (från fig. 16) representerar prioritetsangi- velsen för huvudminnets åtkomst. (CP är hög då den centrala processorn har prioritet; BA är hög då en perifer processor har prioritet.) En signal Radera Miss alstras i fickminnet 24 på ett sätt som skall beskrivas nedan, då en fickminnes- miss har åtgärdats av en huvudminnesoperation och begärda data har placerats i den centrala processorns minnesdatare- 10 15 >20 25 30 35 8107832-1 18 gister 56 (fig. 3). Såsom framgår av figuren representerar signalen "MOP" (minnesoperatiun) antingen en bussanpassar- minnesoperation (BBACl, BBAC2 och BA-prioritet) eller en centralprocessorminnesoperation (MCM 24 och 25, och CP-prio- ritet).

Kretsen 138 alstrar lämpliga minnesstyr- och tidsignaler i beroende av ovan angivna insignaler. Alstringen av styrsig- nalerna "SKRIV 8", "SKRIV 16", "SKRIV 32" och "SKRIV 64" har beskrivits ovan; "LÄS 64 B" anger operationen läsning av ett dubbelord. Signalen R/W (läs/skriv: R är hög för läs~ ning, W är hög för skrivning) och skriv puls utgör konven- tionella insignaler till huvudminnet 16. Minnestidsignalerna innefattar CAS (column address strobe), CEN (column enable) och RAS (row address strobe), vilka samtliga är konventio- nella insignaler till huvudminnet l6 för adressering av det- samma på känt sätt.

Signalerna Cl, C2 och C3 användes för internt bruk i fick- minnet och håller reda på de tre instruktionscyklerna (160 ns för var och en), vilka krävs för en huvudminnesoperation.

Användningen av dessa signaler kommer att beskrivas i det följande. Signalen LC (sista cykeln) är 160 ns lång och synkroniseras normalt med minnesoperationens sista cykel.

Signalen LC inmatas för återställning av en vippa l4l, som fördröjer CP-prioritetssignalen (frân fig. 16) för att åstad- komma en spärrad CP-signal (LCP), vars användning kommer att förklaras nedan. En vippa 137 användes för fördröjning av fickminnesmissignalen under en centralprocessorläsopera- tion, som ger en utsignal “MISS EXT", varom mera nedan.

Den inverterade fickminnessignalen är normalt hög och kvar- håller normalt šïëï (stoppa centrala processorn) hög, såsom utsignal från en vippa 135. s-Tëï utgör insignal 1-.111 huvud- klockan (fig. 11); den utgör även insignal till den centrala processorns minnesadressregister 58 (fig. 3). Så länge šïëf kvarstår hög, stoppas ej den centrala processorn; tidpulser- 10 15 20 25 30 35 s1o7sz2-1 19 na TA, TO, Tl, T2 alstras, och den centrala processorns min- nesadresser utmatas från minnesadressregistret 58. Då en fickminnesmissignal alstras, på ett sätt som skall beskrivas i anslutning till fig. 14, blir den inverterade fickminnes- signalen låg, och vid nästa tidpuls Ll (Lö är låg) blir ut- signalen šïëf låg. Denna signal stoppar alstringen av T- pulser för den centrala processorn och förhindrar även att nästa minnesadress utmatas till fickminnet.

I fig. 13 visas den del av fickminnet 24 som speciellt hänför sig till adressering av fickminnet och huvudminnet. Kretsen uppdelar fickminnescykeln och tilldelar alternerande fick- minnesdelcykler för vissa funktioner. Den första fickminnes- delcykeln är avsedd för behandling av en centralprocessor- läsadress; den andra fickminnesdelcykeln är avsedd antingen för behandling av en bussanpassarläsadress för utförande av en fickminneskontroll eller för skrivning i fickminnet.

Skrivning i fickminnet kan innefatta antingen inskrivning av en ogiltighetsbit hos en viss inmatning i fickminnet sedan en fickminneskontroll (utförd under en föregående cykel) har visat att en taggöverensstämmelse föreligger, eller inskriv- ning i fickminnets dataregister och tagg för uppdatering av fickminnet sedan en fickminnesmiss har åtgärdats från huvud- minnet 16, eller efter det att den centrala processorn har inskrivit i huvudminnet.

Kretsen i fig. 13 mottager adresser från två källor. Den ena adressen (MA 0-23) mottages från den centrala processorn 12 för en minnesoperation (läs eller skriv), och den andra ad- ressen (BMA 0-23) mottages från en bussanpassare 22 för fick- minneskontroll eller en ogiltighetsoperation (som resultat av en bussanpassares inskrivning 1 huvudminnet). Kretsen i fig. 13 bestämmer vilken adress som skall tillföras jämförel- sekretsen i fig. 14 och även vilken adress som skall tillföras minnet 16 för ifrågavarande minnesoperation. I allmänhet om- fattar denna krets multiplexorer 102 och 104 för val av in- dex och tagg som skall tillföras fickminnesregistret och 10 15 20 25 30 35 8107832-1 20 jämföraren i fig. 14; spärrar 110 och 108 för kvarhâllning av den inmatade centralprocessoradressen för tillförsel till huvudminnet 16 i händelse av en fickminnesmiss; och en mul- tiplexor 112 för val av adress som skall tillföras huvudmin- net 16 för en minnesoperation.

Observera att kretsen i fig. 13 arbetar utan hänsyn till om centralprocessorns minnesoperation är en läs- eller en skriv- operation. "läs"-signalen från fig. 15 utgör insignal i fig. 14, där fickminnesmissignalen alstras endast vid en läsopera- tion. Vid en centralprocessorskrivoperation utföres samtliga operationer fram till asltringen av en fickminnesmissignal, men någon missignal alstras ej. Eftersom enligt uppfinningen denna delcykel är avsedd för behandling av en adress för den centrala processorns minnesoperation, kan någon annan opera- tion ej utföras under denna delcykel och dessa "bortkastade" operationer kostar därför ej någon tid.

Av fig. 13 framgår även att bussen 26 innefattar adressled- ningar MA 0-23 från minnesadressregistret 58 hos den centra- la processorn 12 (fig. 3), vilket spärras vid L0 förutsatt att den centrala processorn ej stoppas (šïëï är hög). Bussen 32-innefattar adressledningar BMA 0-23 från bussanpassaren 22. Adressen från bussanpassaren 22 lagras i spärren 100, vilken grindstyrs (vid tidpunkten TA) av frigöringssignalen BA från fig. 17.

I den inkommande centralprocessoradressbussen 26 utgör led- ningarna 9-20 (vilka överför signalerna som innehåller in- dex, se fig. 8) ingångar till en indexvalmultiplexor 102, medan ledningarna 0-8 (taggen, se fig. 8) utgör ingångar till en taggvalmultiplexor 104. Den inkommande bussanpassar- adressbussen 32 utgör ingång via en buffert 106, vilken fri- göres vid en "BA Skriv" (BBAC 1) signal från bussanpassaren 22, och uppdelas därefter på liknande sätt; ledningarna 0-8 (taggen) utgör ingång till taggvalmultiplexorn 104, medan ledningarna 9-20 utgör ingångar till indexvalmultiplexorn 102. 10 15 20 25 30 35 31Û7332"1 21 Ingångarna till multiplexorn 102 väljes av klocksignalen Tl2, medan ingångarna till multiplexorn l04 väljes av klock- signalen ïlï. Således omkopplas multiplexorerna 102 och 104 samtidigt men åt motsatt håll; den centrala processorns in- dex överföres av multiplexorn 102 då bussanpassartaggen över- föres av multiplexorn 104. Av tidsschemat i fig. 12 framgår att Tl2 är hög under Tl och T2; Tl2 är därför en puls med bredden 80 ns.

Multiplexorerna 102 och 104 omkopplas således två gånger un- der varje fickminnescykel (160 ns). Under den första halvan av denna cykel, överföres indexvalmultiplexorns 102 A-insig- naler (centralprocessorindex) till en fickminnesadresspärr 114; under den andra halvan av cykeln överföres B-insignaler- na. B-insignalerna kan antingen utgöras av bussanpassarad- ressen från bufferten 106, för en fickminneskontroll (vid BA-prioritet, under en perifer processors skrivning i huvud- minnet); samma bussanpassaradress (hålles i bufferten 106) för inskrivning av en ogiltighetsbit (efter det att en före- gående fickminneskontroll har resulterat i taggöverensstäm- melse); eller en tidigare inmatad centralprocessoradress (från spärren 108). Den tidigare inmatade centralprocessor- adressen är antingen en adress avsedd för en minnesläsnings- operation som förorsakat en fickminnesmiss eller för en centralprocessorskrivoperation; i vartdera fallet skall adressen användas som adress för en skrivoperation för upp- datering av fickminnet.

Under den första halvan av cykeln överförs taggvalmultiplexorns 104 B-insignaler till taggvalsspärren 116 för tillförsel till taggjämföraren (fig. 14); under den andra halvan av cykeln överförs multiplexorns 104 A-insignaler till spärren' 116. Syftet med denna tidsuppdelning konmer att beskrivas i det följande.

Fickminnesadresspärren ll4 spärras av en “adress-clock“- signal (Ll LA); taggvalsspärren 116 spärras av en "in-tagg- 10 15 20 25 30 35 8107832-1 22 clock"-signal (ïl,ÉÃ).

För varje huvudminnesoperation (innefattande uppdatering av fickminnet efter en miss) måste en adress väljas för tillför- sel till huvudminnet 16 för minnesoperationen. För varje centralprocessoroperation, vare sig det gäller en minnesope- ration eller någon annan typ av operation, grindstyres cent- ralprocessoradressen (MA 0-23) genom spärren 110 av klock- signalen T2 (förutsatt att den centrala processorn 12 ej är stoppad, GT2 hög) och tillföres till huvudminnesadressmulti- plexorn 112 och till spärren 108. Om operationen ej är en minnesoperation, eller om den avser läsning av minnet och man erhåller en fickminnesträff, användes aldrig innehållet i spärren 108. Om en fickminnesmiss inträffar, styr signaler- na CP (centralprocessorns minnesâtkomstcykel, från fig. 16), T1 och Cl (frân fig. 15; cykel 1, den första cykel i minnes- operationen som åtgärdar en miss) medelst en grind adressen via spärren 108 till multiplexorn 102 för indexmarkering av det ställe i fickminnets dataregister 124 i vilket uppdate- ringen skall inskrivas efter fullbordan av minnescykeln.

' Taggdelen av adressen avges som TWO-8 för inskrivning i fickminnesregistret, varom mera nedan.

Eftersom den centrala processorn stoppas som svar på en fick- minnesmiss efter tidsintervallet TO i dess cykel, kan den redan (under TA, TO) ha avsänt en annan adress till fickmin- net för en.minnesläsning, innan den stoppats av fickminnes- missignalen (kommer att beskrivas i det följande). Denna ad- ress komer ej att gå förlorad, eftersom den sparas i spär- ren 110, vilken ej kommer att utstyras förrän vid nästa klocksignal T2, sedan fickminnesmissignalen raderats. Under en huvudminnesoperation för åtgärdande av en fickminnesmiss kommer spärren 110 därför att kvarhålla adressen för nästa minnesoperation, medan spärren 108 kvarhåller den adress, som orsakat missen och som överförs till huvudminnet för ifrågavarande operation. Då minnesoperationen avslutats och data skall inskrivas i fickminnet, erhålles index för inskriv- 10 15 20 25 30 35 8107832-1 23 ning i fickminnet från fickminnesadresspärren 108. Taggen avges som TWO-8 (skriv tagg) som skall inskrivas i fickmin- nets taggregister 120 vid sama tidpunkt.

De alternerande insignalerna till huvudminnesadressmultiplexorn 112 utväljes av signalen BA (hög eller låg) från prioritets- kretsen i fig. 16. De valbara adressignalerna (BMAR 3-20, med modulväljarsignaler som ej berör föreliggande uppfinning) avges för adressering av huvudminnet 16 (fig. 19) och till minnesstyrenheten 18 (CMA 0-23). Minnesstyrenheten använder adressignalerna för kvarhâllning av en busstransaktionslogg och för andra ändamål, som ej har beröring med föreliggande uppfinning.

I fig. 14 visas fickminnets registerdel. Ritningen har för- enklats i det att den ej upptar den verkliga uppdelningen av fickminnet i jämna och udda partier, vilket ej är väsent- ligt för uppfinningen. Således visas endast ena halvan av registerdelen. En uppfattning om fickminnets jämn/udda-upp- delning erhålles om fig. 14 fram till vippan 130 betraktas som representerande antingen den jämna eller den udda delen av fickminnet; den återstående delen representeras därvid av en annan likadan struktur (icke visad), vars utgång lika- ledes utgör ingång till vippan 130 för åstadkommande av en enda fickminnesmissignal.

Dataregistret 124 utgörs av ett direktminne (RAM) som lagrar data som inmatats till fickminnet, medan ett taggregister 120 lagrar tillhörande 9-bit taggar och ett ogiltigbitregis- ter 122 lagrar tillhörande ogiltigbitar. Enheterna 124, 122 och 120 adresseras samtliga av 12-bit indexet från fickmin- nesadresspärren 114 (fig. 13), som styrs av klocksignalen "adress clock" (Ll LA)(fig. 13). Taggdelen av innehållet i fickminnet utläses till en taggspärr 134. Orddelen av fick- minnets innehåll utläses samtidigt till dataspärren 126.

Taggspärren 134 styrs av en signal "frigör taggspärr' (klock- 10 15 20 25 30 35 8107332-1 24 signalerna LO + L2, varvid pulsens bakre flank är aktiv) för överföring av den lagrade taggen till taggjämföraren 132. Den i multiplexorn 104 valda adresstaggdelen, som re- presenteras av CWA 0-8, tillföres taggjämföraren 132 från spärren 116 (fig. 13) av signalen "in-tagg-clock" (fl ÉÃ) för jämförelse. Jämförarens utsignal miss/träff är låg om taggarna är lika, medan den är hög om taggarna är olika.

Denna utsignal inmatas till en en-bitsvippa 130, vilken samplas av "Miss clock" (ÉÃ) uteslutande vid den centrala processorns minnesläsningsoperation, vilken styrs av "läs"- signalen från fig. 15. Vid en skrivminnesoperation för den centrala_processorn eller en BA-adressdelcykel, alstras ej någon fickminnesmiss- eller inverterad fickminnesmissignal. siten miss/träff från jämföraren 132 :inför-es en ELLER- grind tillsammans med den lagrade ogiltighetsbiten från registret 122, innan den inmatas till vippan 130. Vid en läsoperation för den centrala processorn resulterar således antingen en bristande taggöverensstämmelse eller en ogiltig- hetsbit i en fickminnesmiss, vilken representeras av fick- minnesmissignalen (tillståndssignal).

Miss/träff-signalen tillföres vippan 137 i fig. 15, såsom beskrivits ovan, vilken alstrar en signal “Miss Ext" (endast vid en läsoperation).

Data från dataregistret 124 frigöres från dataspärren 126 av signalen "frigör dataspärren“ (Ll L2) till en buffert 128.

Om taggarna är lika, och biten från registret 122 anger att innehållet är giltigt, överföras data från bufferten l28 direkt via bussen 40 till minnesdataregistret 56 hos den centrala processorn 12 (fig. 3); signalen Éïšš ÉÉÉ från vippan 137 frigör spärren 54 (fig. 2) och overksamgör bufë ferten 128.

Biten miss/träff från taggjämföraren 132 tillföres även set- ingången hos en vippa l46. Under en följande fickminnescykel, såsom komer att beskrivas närmare med hänvisning till fig. 10 15 20 25 30 35 81117832-1 25 22, tillföres ogiltighetsutsignalen till en dataingång hos ett fickminnesogiltigregister 122, för inskrivning i den adress, som för tillfället pålägges registret från fickmin- nesadresspärren 108.

Eftersom dataspärrens frigöringssignal är hög endast under den första delen av fickminnets operationscykel, kommer nâgra data ej att frigöras till den centrala processorn 12 under den andra delcykeln, för fickminneskontroll, ogiltigskriv- ning eller inskrivning av data i fickminnet.

Såsom beskrivits i anslutning till fig. ll, stoppar fickmin- nesmissignalen den centrala processorn genom invertering av GT2, varigenom klockpulserna Tl och T2 undertryckes. Den centrala processorn stoppas därför efter klockpulsen TO. Om ingen bussanpassare begär åtkomst till huvudinnet, alstrar prioritetskretsen i fig. 16 signalen CP/(ÉÃ). Fickminnesmis- sen kan omedelbart åtgärdas.

För åtgärdande av en läsbegäran från den centrala processorn efter en fickminnesmiss, avges (icke visade) modulväljarbitar och adressignalerna BMAR 3-20 (från fig. 13) till huvudmin- net 16 (fig. 19) tillsammans med klock- och styrsignalerna från fig. l5 för val av det adresserade dubbelordet. Tre instruktionscykler krävs för att fullborda åtkomsten till huvudminnet. Dubbelordet överföres via minnesstyrenheten 18 över bussen 44 och avges därefter via bussen 52 till den centrala processorns dataspärr 54 (fig. 2); signalen Miss Ext frigör data till minnesdataregistret 56 (fig. 13).

Fickminnesmissignalen raderas (fig. 14) vid L0 då minnets tidskrets i fig. 15 har fastställt att den sista cykeln av de tre erfordrade huvudminnesoperationscyklerna uppnåtts, vid en minnesläsoperation som hänför sig till den centrala processorn (LC, LCM 24 och LCP; LCM 24 är den spärrade min- nesstyrsignalen CM 24 från fig. 18, vilken alltid är hög vid en läsoperation). Dessa insignaler benämnes tillsammans 10 15 20 25 30 35 8107832-1 26 "radera miss"-signalen, vilken även inmatas till kretsen i fig. 15, där den raderar lässignalen.

Som svar på den raderade fickminnesmissignalen (mïšš blir hög), inverteras signalen "STCP“ (stoppa den centrala pro- cessorn) vid LO (vippan 135, fig. 15). För att åter hänvisa till fig. ll, då ñïšš blir hög, tillåter GT2 pulserna Ti, T2 att utmatas till den centrala processorn, varigenom den senare återstartas mitt i cykeln. GTI tillåter därpå avgiv- ning av pulserna TA, TO. Den centrala processorn fortsätter därefter att arbeta till dess att en ytterligare fickminnes- miss inträffar (eller en skrivoperation i huvudminnet inträf- far, vilket ej berör föreliggande uppfinning).

Närmare bestämt, och med hänvisning till tidsschemat i fig. 23, är signalen šïëf normalt hög. Den blir låg antingen i fallet skrivning från den centrala processorn till huvudminnet (ej beskrivet) eller som svar på miss-signalen från vippan 130 (fig. 14), såsom visas i fig. 15. šïëš blir låg vid tid- punkten Ll. Såsom framgår av fig. ll, utgör šïëï insignal till vippans 61 “radera GT1“; då šïëï blir låg, tvingas Öïï att bli låg, varigenom nästa TA, TO-pulser undertryckes till den centrala processorn 12, och GTI tvingas att bli hög.

Vid frånvaro av en fickminnesmissignal (dvs om den centrala processorn utför en skrivoperation i huvudminnet), inmatas signalen GTl till D hos GT2-vippan 63; därefter, vid nästa LO-puls, blir šïï låg, varigenom nästa Tl, T2-pulser under- tryckes till den centrala processorn 12. Då šïëï åter blir hög (efter påbörjan av skrivoperationen) vid pulsen Ll, blir ëïï hög vid pulsen Lz (klockpulserna TA, To tillåtas), och šïï blir hög vid nästa puls LO (klockpulserna TI, T2 tillåtes).

Således komer i fallet skrivning i huvudminnet den centrala processorn 12 att stoppas vid TA samt åter starta vid denna puls.

I det fall den centrala processorn stoppar till följd av en 10 15 20 25 30 35 3 'TÛVSÄZ-i 27 fickminnesmiss, alstras ej fickminnesmissignalen förrän vid LO, halvvägs genom TA-pulsen. Därför måste en annan stopptid (och tidsstyrning av âterupptagningsoperationen) tillämpas i detta fall. För detta ändamål tillföres den inverterade fick- minnesmissignalen en OCH-grind tillsammans med GTl för inmat- ning till D hos GT2-vippan 63, och den inverterade fickminnes- missignalen tillföres även en OCH-grind tillsammans med šïï- utsignalen från vippan 63. Grindstyrsignalen GT2 blir därför hög då den inverterade fickminnessignalen blir låg, varigenom T1, T2-pulserna undertryckes och den centrala processorn stop- pasndtt iinstruktionscykeln. Öïï blir följaktligen låg (vid Ll) under inverkan av STCP.

Efter det att en fickminnesuppdatering har fullbordats, var- vid fickminnets dataregister skrives (varom mera nedan) under tiden TA i den andra fickminnesdelcykeln(inomden sista huvud- minnescykeln), raderas fickminnesmissignalen från vippan 130 (fig. 14). Den inverterade fickminnesmissignalen blir hög vid LO; šïëf blir hög vid Ll (fig. 15). Överföringen av den inverterade fickminnesmissignalen tvingar GT2 att bli låg vid LO, vilket medger klockpulserna Tl, T2 att utmatas till den centrala processorn 12; därefter, vid L2, blir Öïï hög och tillåter pulserna TA, TO. Den centrala processorns in- struktionscykel återupptas därförxnitti cykeln, där den ti- digare stoppat.

Fickminnets dataregister uppdateras efter en fickminnesmiss eller under en skrivoperation för den centrala processorn i huvudminnet, genom en fickminnesskrivoperation.

Med hänvisning till fig. 20 styr fickminnesskrivkretsen skriv- ningen av fickminnets innehåll efter en fickminnesmiss och styr även skrivningen av fickminnets ogiltigbit efter en taggöverensstämmelse vid en BA-adressjämförelse. För skriv- ning av ogiltigbiten, tillföres biten ïïï (från vippan 146, fig. 14) till kretsen 150. För skrivning i fickminnets data- register inmatas styrsignalerna LCM 24 och MCM 24 och skriv- 8107832-1 10 15 20- 25 30 35 28 styrsignalerna SKRIV 8, SKRIV 16, SKRIV 32 eller SKRIV 64 (frân fig: 15).

Skrivning i fickminnesdataregistret sker vid olika tidpunkter vid huvudminnets skriv- och läsoperationer, såsom kommer att framgå i anslutning till fig. 23. Alla skrivoperationer sker vid tidpunkten TA, dvs under delcykeln B i fickminnesopera- tionscykeln. Vid en huvudminnesskrivoperation, utmatas skriv- pulserna vid tidpunkten TA i minnescyklerna Cl och C2 (fig. 15), medan vid en huvudminnesläsning (fickminnesuppdatering) skrivpulserna utmatas vid tidpunkten TA i minnescykeln 3 (sista cykeln). Ogiltigbiten inskrives likaledes vid tidpunk- ten TA, under någon cykel i huvudminnescykeln. Eftersom samt- liga skrivoperationer sker under den andra delcykeln i fick- minnesoperationscykeln, kan fickminnesskrivoperationerna ej komma i konflikt med mottagandet av en minnesläsbegäran från den centrala processorn under den första fickminnesdelcykeln.

Fickminnesskrivpulserna inmatas till taggregistret 120, ogil- tighetsregistret 122 och dataregistret 124 (fig. 14) i före- komande fall.

Tilldelningen av fickminnesdelcykler till vissa funktioner, såsom beskrivits, och närmare bestämt tilldelningen av en första delcykel uteslutande för mottagande av en minnesläsbe- gäran från den centrala processorn, medför att en central processoradress alltid accepteras för en minnesläsoperation, en gång i varje fickminnescykel, i syfte att jämföra dess tagg med fickminneinnehållet. Om en fickminnesträff uppstår, återföres begärda data till den centrala processorn inom TA- perioden hos nästa centralprocessormikroinstruktionscykel.

Den centrala processorn kan således arbeta vidare utan uppe- håll.

Om en fickminnesmiss inträffar, stoppas den centrala proces- sorn, och denna kan tvingas vänta flera cykler innan den er- håller huvudminnesåtkomst, vilket endast kan ske då ingen l0 15 20 25 'ao 35 31Û7832"1 29 bussanpassare begär åtkomst. Då data erhålles från huvudmin- net, avges dessa data omedelbart till den centrala processorn under den andra delcykeln i fickminnescykeln, och då den centrala processorn åter startas som svar på att den inverte- rade fickminnesmissignalen blir hög, startar den centrala processorn i fas med operationen på samma sätt som om det varit en träff. Fickminnets dataregister skrives under den andra fickminnesdelcykeln efter det att den centrala proces- sorn återstartats.

Fickminnet kontrolleras med avseende på bussanpassartaggöver- ensstämmelse endast under en andra delcykel i fickminnesopera- tionscykeln. Vid taggöverensstämmelse inställes vippan 146, och vid nästföljande andra delcykel (sedan den centrala pro- cessorn haft tillfälle att inkomma med en minnesläsbegäran) inskrives ogiltigbiten vid ifrågavarande adress av fickminnes- skrivlogiken 150 (fig. 20). Varje följande försök av den centrala processorn att läsa ifrågavarande cell i fickminnet resulterar i alstringen av en fickminnesmissignal, och fick- minnet kommer därvid att uppdateras såsom beskrivits ovan.

Till följd av denna tilldelning av fickminnesoperationsdel- cykler, är skrivningen i fickminnet (antingen för inskrivning av en ogiltigbit, uppdatering av ett dubbelord som svar på en fickminnesmiss eller för uppdatering av fickminnet efter den centrala processorns inskrivning i huvudminnet) "trans- parent" med avseende på minnesläsoperationer hos den cent- rala processorn. Den centrala processorn behöver aldrig vänta till dess att dylik skrivning har gjorts. I synnerhet, i motsats till vad som är fallet i tidigare kända datorer som utnyttjar ett fickminne, finns ej någon särskilt "till- delad" fickminnescykel för uppdatering av fickminnet efter en fickminnesmiss innan den centrala processorn kan återupp- ta arbetet. Dessutom kan den centrala processorn omedelbart (i nästföljande mikroinstruktionscykel) läsa en cell som just uppdaterats efter en fickminnesmiss. När den centrala processorn försöker läsa en cell som just varit föremål för 10 15 _20 25 30 35 8107832-1 30 en huvudminnesskrivoperation, inträffar anomalier, men denna situation-kan enkelt undvikas genom lämpliga säkerhetsâtgär- der vid mikroprogrammeringen av den centrala processorn.

A Med hänvisning till tidsdiagrammen i fig. 21, 22 och 23 skall nu arbetssättet enligt uppfinningen beskrivas.

I fig. 2l visas händelserna vid en minnesläsoperation hos den centrala processorn.

Den centrala processorns mikroinstruktion för läsning av min- net börjar vid en tidpunkt TA och varar till och med T2. Vid den främre flanken på ÉÃ görs adressen tillgänglig för fick- minnet 24 från minnesadressregistret S8 (fig. 3). Under det att Tl2 är låg, väljes A-insignalerna till indexvalmultiplex- orn 102 (fig. 13), varvid den centrala processorns index överförs till fickminnesadresspärren 114. Signalen “adress clock” (Ll, LA) blir hög vid Ll och överför den centrala processorns index från spärren ll4 för adressering av fick- minnesregistret (fig. 14). Som svar härpå utmatas data från dataregistret 124 och frigöres från dataspärren 126 under Ll L2 (80 ns). Dessa data frigöres till den centrala proces- sorns minnesdataregister 56 (fig. 3) vid TA. I händelse av en fickminnesträff, fortsätter den centrala processorn utan uppehåll med dess nästföljande mikroinstruktionscykel.

Då Tl2 blir hög, blir ïlï låg, och A-insignalerna (den cent- rala processorns tagg) väljes i taggvalmultiplexorn 104 och överförs till taggvalspärren 116. Signalen ”in-tagg-clock" (ïï'ïÃ) frigör taggen till jämföraren 132 (fig. 14). Den lag- rade taggen utmatas från taggregistret 120 samtidigt med lagrade data, som svar på inmatat index från spärren 114; den fallande flanken på signalen ”frigör taggspärren" (LO, L2) överför den lagrade taggen till jämföraren 132.

"Jämförarens 132 utsignal miss/träff inmatas till vippan 130, vilken samplas vid ÉÃ (“miss c1ock"). I händelse av en fick- minnesmiss, inmatas fickminnesmissignalen till vippan 135 10 15 20 25 30 35 8107832-1 31 (fig. 15) och orsakar invertering av STCP vid EB.

Såsom framgår av fig. 21 alstras fickminnesmissignalen endast efter det att fickminnets data redan överförts till den centrala processorns 12 minnesdataregister. Om någon miss ej inträffar, fortsätter den centrala processorn med dessa data. Om en miss inträffar, stoppas den centrala processorn efter TO (såsom kommer att beskrivas i anslutning till fig. 23); data kommer att ersättas av huvudminnesläsoperatio- nen innan den centrala processorn återupptar operationen.

I fig. 22 visas fickminneskontroll- och ogiltigoperationerna.

Dessa operationer påbörjas endast efter en skrivoperation från en bussanpassare (perifer processor) till huvudminnet.

För en dylik operation avger bussanpassaren en MRBA-signal till kretsen i fig. 16 och 17, som alstrar prioritetssigna- len BA och signalen frigör BA. Signalen frigör BA blir hög vid TA. En huvudminnesoperation initieras av kretsen i fig. 15 med början med cykel l (Cl) vid TO. Minnesåtkomststyr- signalen BAC l spärras såsom BBACI då minnesoperationen bör- jar. När Tl, T2 är hög, väljes B-insignalen (BA index) i multiplexorn 102 och utmatas till fickminnesadresspärren 114.

Signalen "adress clock" (Ll, LA) avger BA index till fick- minnesregistret (fig. l4). Inga data överföras till den cent- rala processorn.

B-insignalen (BA tagg) väljes i multiplexorn 104 då Tl, få blir hög; BA tagg överförs till taggvalsspärren 116. Signa- len “in-tagg-clock" (ïï ÉÃ) frigör taggen till jämföraren 132. Den lagrade taggen frigöres från taggspärren 134 av signalen ”frigör taggspärr" (LO, L2) till jämföraren 134.

Biten miss/träff inmatas till ogiltigvippan 146 (fig. 14), som samplas av signalen "inv clk" vid L2. I fallet taggöver- ensstämmelse blir utsignalen ïfiv (normalt hög) låg.

Signalen INV utgör insignal till fickminnesskrivkretsen i fig. 20, där den åstadkommer att en fickminnesskrivpuls av- 8107832-1 10 15 20 25 30 35 32 ges vid TA. Vippans 146 utsignal INV utgör indata till ogil- tigbitregistret 122 (fig. 14) då fickminnesskrivpulsen utgör insignal. Den adress, i vilken signalen INV inskrives, är den vid vilken taggöverensstämmelsen förekom, eftersom adressen kvarhålles i bufferten 106 under hela BA-huvudmin- nesskrivoperationen (ingen ytterligare BA-adress kan inmatas förrän minnesoperationen fullbordats, vilket kan inträffa efter flera fickminnesoperationscykler). Ogiltigskrivopera- tionen kan i själva verket upprepas under varje fickminnes- cykel under hela huvudminnesoperationen; detta ger ej nâgra problem. Observera att under hela BA-huvudminnesoperationen, inklusive ogiltigskrivoperationerna, har den centrala pro- cessorn fortfarande tillfälle att läsa fickminnet i varje fickminnescykel. Om en av den centrala processorns läsopera- tioner resulterar i en fickminnesmiss, måste den centrala processorn stoppas till dess att BArhuvudminnesoperationen fullbordats; om ingen annan BA-minnesoperation pågår, kommer den centrala processorn därpå att ges minnesprioritet av kretsen i fig. 16, och läsning av huvuminnet och uppdatering av fickminnet kan utföras.

I fig. 23 visas händelseförloppet vid en fickminnesmiss och uppdatering. Den inverterade fickminnesmissignalen blir låg vid Lo (fig. 14); sTïrF-signalen hur låg via Li (fig. 15) .

Den centrala processorn 12 stoppas efter TO. Huvudminnesope- rationen påbörjas med cykeln l (Cl) vid TO. Huvudminnesopera- tionen omfattar 3 cykler; minnet skrivs under cyklerna 1 och 2 och läses under cykeln 3. Fickminnesskrivpulsen för uppda- tering av fickminnesregistret efter en miss alstras under den sista cykeln (C3) eftersom huvudminnet måste läsas innan fickminnesregistret kan skrivas. Den inverterade fickminnes- missen blir hög igen vid LO under den sista huvudminnescy- keln; šïëf blir hög vid L1. Den centrala processorn âterstar- tas vid pulsen Tl.

Vid en centralprocessorminnesskrivning, avges fickminnesskriv- pulser vid TA under cyklerna 1 och 2; den centrala processorn 8107832-1 33 återstartas efter det att minnesoperationen har börjat.

Centralprocessorn 12 kan därför läsa fickminnet under varje delcykel A, medan fickminnesskrivoperationen fortgår under delcykeln B.

Claims (5)

1. 8107832-1 34 P A T E N T K R A V l. Dator, omfattande - en central processor (12) med ett minnesadressregister (58) för avgivande av minnesadressignaler och ett minnesdatare- gister (56) för mottagande och avgivande av datasignaler; - ett styrregister (14) anslutet till den centrala processorn för avgivande av styrsignaler representerande mikroinstruk- tioner till densamma, varvid vissa av dessa styrsignaler i en mikroinstruktion representerar utläsnings- eller inskriv- ningsoperationer för åtkomst av minnet och varvid den cent- rala processorn (12) arbetar i beroende av minnesåtkomst- styrsignalerna för alstring av minnesadressignaler och pla- cering av dessa i nämnda minnesadressregister (58); - ett fysiskt minne (l6,l8,24), som är adresserbart av nämnda minnesadresssignaler och inrättat att lagra datasignaler, vilket fysiskt minne är försett med - ett huvudminne (16) med relativt långsam åtkomst, - ett fickminne (24) med relativt snabb åtkomst; - varvid den centrala processorns (12) minnesdataregister (58) är anslutet till det fysiska minnet för avgivande av nämnda minnesadressignaler till nämnda fysiska minne, - en gemensam tidgivningsanordning (20), som är ansluten till den centrala processorn (12) och det fysiska minnet och som avger klockpulser därtill, varvid vissa klockpulser (TA,T0,Tl,T2) definierar en centralprocessoroperations- cykel med fix längd för operationer innefattande minnesåt- komst; - minst en perifer processor ansluten (via 22) till nämnda fysiska minne (l6,l8,24) för utläsnings- och inskrivnings- åtkomst till detsamma, vilken perifera processor avger minnesadressignaler, minnesåtkomststyrsignaler och data- signaler därtill och mottager datasignaler därifrån; - varvid nämnda fickminne (24) har tidgivningsorgan (60) arbetande i beroende av nämnda gemensamma tidgivningsan- ordning (20) och avgivande av ett flertal klockpulser 8107832-1 as (Ll,L2,LA,L0) som definierar en fickminnesoperationscykel; - och fickminnet (24) har datasignallagringsorgan för lag- ring av datasignaler, adresseringsorgan för tillförsel av nämnda minnesadressignaler från det fysiska minnet för adressering av nämnda datasignallagringsorgan, jämförelse- organ arbetande i beroende av nämnda tillförda adressigna- ler och nämnda lagrade datasignaler för alstring av en utsignal som represneterar närvaron eller frånvaron av vissa data i fickminnet, och signalalstringsorgan arbetan- de i beroende av jämförelseorganens utsignal för alstring av en tillstândssignal med ettdera av två tillstånd repre- senterande närvaron eller frånvaron av ifrågavarande data; k ä n n e t e c k n a d a v - att fickminnets adresseringsorgan arbetar i beroende av fickminnets tidgivningsorgan för tilldelning av en första del av ficminnesoperationscykeln utslutande för tillförsel av nämnda adressignaler, som mottagits från den centrala processorn, till fickminnets datasignallagringsorgan och nämnda jämförelseorgan, och - att fickminnets adresseringsorgan arbetar i beroende av fickminnets tidgivningsorgan för tilldelning av en andra del av fickminnesoperationscykeln för en av flera opera- tioner innefattande tillförsel av nämnda adressignaler, som mottagits från en av nämnda perifera processorer, till fickminnets datasignallagringsorgan och nämnda jämförelse- organ.

2. Dator enligt krav 1, k ä n n e t e c k n a d fa v - att den gemensamma tidgivningsanordningen arbetar i beroen- de av ett första tillstånd hos tillstândssignalen, vilket första tillstånd representerar frånvaron av ifrågavarande data från fickminnets datasignallagringsorgan, för att undertrycka den centrala processorns klockpulser och däri- genom stoppa den centrala processorn, i 8107832-1 36 - att det fysiska minnet arbetar i beroende av tillstånds- signalens första tillstånd, tillsammans med minnesåtkomst- styrsignalerna som mottagitsfrånden centrala processorn, för genomförande av en huvudminnesåtkomstoperation omfat- tande tillförsel av de från den centrala processorn erhåll- na minnesadressignalerna till huvudminnet för adressering av ifrågavarande data, och tillförsel av dessa data till den centrala processorn, - att signalalstringsorganen arbetar i beroende av fullgöran- det av huvudminnesâtkomstoperationen för alstring av till- stândssignalen med dess andra tillstånd, och - att den gemensamma tidgivningsanordningen arbetar i beroen- de av tillståndssignalens andra tillstånd för att frigöra den centrala procesorns klockpulser och därigenom âterstar- ta den centrala processorn.

3. Dator enligt krav 2, varvid det fysiska minnet dessutom omfattar fickminnesinskrivningsorgan, k ä n n e t e c k - n a d a v - att fickminnet dessutom har validitetsinformationslagrings- organ hörande till datalagringsorganen och omfattande ett flertal validitetsbitar, som var och en intar ettdera av tvâ tillstånd och är adresserbar medelst minnesadressigna- lerna, - att fickminnets inskrivningsorgan arbetar i beroende av jämförelseorganens utsignal, som alstras i beroende av till- förseln av de perifera processorernas minnesadressignaler till fickminnets datalagringsorgan och jämförelseorgan, för utförande av en första inskrivningsoperation omfattande - tillförsel av den perifera processorns minnesadressigna- ler för adressering av en cell i validitetsinformations- lagríngsorganen, och - inställning av validitetsbiten i denna cell till ett första tillstånd som representerar ogiltighet, och - att fickminnets inskrivningsorgan arbetar i beroende av den första inskrivningsorperationen under den andra delen av en efterföljande fickminnesoperationscykel. 81Û7832*1 37

4. Dator enligt krav 3, k ä n n e t e c k n a d a v att fickminnets signalalstringsorgan även arbetar i beroende av ett första tillstånd hos en validitetsbit för alstring av tillståndssignalen med nämnda första tillstånd.

5. Dator enligt krav 4, k ä n n e t e c k n a d a v att fickminnets inskrivningsorgan arbetar i beroende av full- följandet av huvudminnets âtkomstoperation och av minnesad- ressignalerna och minnesåtkomststyrsignalerna, som mottagits från den centrala processorn, för utförande av en andra in- skrivningsoperation som innefattar ' - tillförsel av minnesadressignalerna för adressering av en cell i fickminnets datalagringsorgan och - inskrivning av erhållna data i denna cell, varvid fickminnets inskrivningsorgan arbetar i beroende av fickminnets tidgivningsorgan för utförande av den andra in- skrivningsoperationen under den andra delen av fickminnesope- rationscykeln.