JPH03225542A - データ記憶方法及びビットエンコードデータの処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリを有し、共用主記憶装置に接
続する処理装置を含む情報処理システムに関し、詳細に
はキャッシュメモリと主記憶装置に対する読取および記
憶速度を増加しつつキャッシュメモリ内のデータの完全
性を保証する手段に関する。

〔従来技術および課題〕

共通主記憶メモリを共用する複数の処理装置を備えた情
報処理回路においてはキャッシュメモリが回路性能を大
幅に向上させることが出来る。複数のキャッシュメモリ
を夫々の処理装置内でそれに関連づけて１個づつ設けて
主メモリに記憶された情報のいく分を含めるようにする
。これら処理装置の１個が共用メインメモリではなくそ
れに関連するキャッシュメモリ内でデータ記憶または取
出しを行うときにはメモリアクセス時間が大幅に減少す
る。一般にキャッシュメモリには次の二つのタイプがあ
る。すなわちキャッシュメモリの内の１個にデータが記
憶されるたびにそのデータが共用主メモリに与えられる
ようになったストアスルーキャッシュメモリと、直接の
記憶がキャッシュメモリにだけ行われるストアーイン−
バッファキャッシュメモリである。ストアーイン−バッ
ファキャッシュメモリはそれに関連する処理装置のすべ
ての記憶を扱い、従って減少した主記憶バンド幅につい
て共用主メモリへのアクセス回路が少くてすむ。同時に
、ストアーイン−バッファキャッシュメモリについては
キャッシュメモリと主メモリの間に、これらキャッシュ
メモリの任意のものに対する最近の更新と主メモリを一
致させておくためのより多くの相互通信回路が必要であ
る。

米国特許第４４８４２６７号明細書は二つのタイプのキ
ャッシュメモリの利点すなわちストアーイン−バッファ
キャッシュメモリとストア−スルーキャッシュメモリの
特徴を選択的に組合せるハイブリッドキャッシュ制御を
得るための一つの試みを開示している。このキャッシュ
制御は多処理装置システムにおける夫々のキャッシュデ
ィレクトリの夫々のライン表示に関連した共用フラグを
利用する。このフラグは各ラインについて、そのライン
がストアーイン−バッファラインとして扱われるべきか
ストアースルーラインとして扱われるべきかを指示する
。ハイブリッド制御は、メイレメモリに記憶をたまに送
ればよいから同様のストア−スルーキャッシュメモリを
用いる回路と比較して必要とする主記憶バンド幅が小さ
い。他方、ストアーイン−バッファキャッシュメモリを
用いるシステムと比較すると、このハイブリッドシステ
ムは性能を改善する。

回路性能を改善するための他の試みは米国特許第４６９
５９５１号明細書に示されており、これは夫々かストア
ーイン、ツウ形のキャッシュメモリを有する複数の処理
装置についてのシステムを示している。プロセッサによ
り変更されたデータかその関連するキャッシュメモリに
記憶される。他のプロセッサが同じロケーションからの
データを要求するときにはそのデータが元のプロセッサ
から要求をなしたプロセッサに、主メモリを通じてでは
なく直接に送られる。

米国特許第４４３９８２９号明細書はキャッシュメモリ
サイクルを二つの部分、すなわち処理装置の読取要求に
使用される第１部分と、関連するキャッシュメモリのチ
エツクのためにプロセッサからアドレスをとり出しそし
てそのキャッシュメモリに書込むことを含むすべての他
の動作に用いられる第２部分に分けられるようになった
回路を示している。この分割は内容の損失を生じさせる
ものであるか、それが解決して処理速度を上げている。

キャッシュメモリは主メモリのロケーションまたはアド
レスのテーブルを含んでいる。そのようなテーブルはキ
ャッシュメモリにマツピングされている主メモリのロケ
ーションばかりでなく、夫々のロケーションか有効か無
効かについても特定するものである。ここでキャッシュ
ディレクトリと呼ぶこのテーブルは更にキャッシュメモ
リのロケーションとそれらに関連する主メモリのロケー
ションに関連する状態ビットも保持しうる。

例えば、一つの情報処理システムではデータワードのい
くつかを、他のデータビットと共に主メモリ内の特定の
バイトまたはバイトの数を識別するアドレスを含む「ポ
インタ」として識別することが望ましい。ポインタは、
セットされたときそれらに関連するデータワードを１つ
のポインタとして識別するハードウェアタグビットによ
り他のデータワードから区別される。タグビットはタグ
インストラクションによってのみセットされうるちので
あり、他のインストラクションはこれらタグピットをリ
セットする。従って、１つのポインタがタグインストラ
クションではなくデータ処理インストラクションにより
たまたま変更されるとすると、これらリセットタグビッ
トがそのポインタを有効とは識別しない。

システム性能を向上させるためにはポインタと他のデー
タワードを一緒にし、すなわち主メモリにポインタの排
他的な使用のための特別の領域を設ける必要のないよう
にすることが望ましい。しかしながら情報処理回路はデ
ータワード内にタグピットがあることを許さないフォー
マットを利用する装置を含むことがある。このため主メ
モリをそのような装置の間で伝送されるデータワード内
のタグピットを変更しなければならない。このため、デ
ータワードを主メモリから装置に移すとき、タグピット
を抽出し、すなわち累積して別のフィールドすなわち処
理装置のキャッシュディレクトリに保存する。この形式
の回路ではキャッシュディレクトリはキャッシュメモリ
にマツピングされた主メモリのロケーションとそれらの
有効性を特定するだけでなくそのロケーションのデータ
をアドレスポインタとして識別しあるいは他の方法でそ
のデータの状態を示すためにそのようなロケーションに
関連する状態ビットを保持する。

ストア−スルーキャッシュメモリに関連してはデータ記
憶動作は２段階または２クロックサイクルで行われる。

第１サイクルにおいてキャッシュディレクトリが（１）
ターゲット（要求された）主メモリロケーションが現に
キャッシュメモリにマツピングされるか、（２）ターゲ
ットメインメモリロケーションか現にマツピングされて
おり状態ビットが更新を要求するか、または（３）ター
ゲットメインメモリロケーションがキャッシュメモリに
現在マツピングされていないか、を決定するために読取
られる。第２サイクルにおけるアクションはこの読取結
果にもとづく。ターゲットメインメモリロケーションが
すでにキャッシュメモリにマツピングされていれば記憶
は完了しそして必要であれば状態ビットが更新される。

ターゲットメインメモリロケーションがキャッシュメモ
リにマツピングされていなければそのキャッシュメモリ
をバイパスするか、主メモリまたは主メモリロケーショ
ンと等価なラインにのみ記憶されたデータか記憶動作の
完了前にそのキャッシュメモリについてとり出される。

いずれにしても各データ記憶動作には少くとも２つのク
ロックサイクルが必要である。

理想的にはキャッシュメモリは同一のクロックサイクル
について動作速度を２倍とするように各クロックサイク
ルでのデータアクセス（すなわち記憶または取出し動作
）を可能にするものである。

キャッシュディレクトリのチエツクを実際の記憶のため
の別々のサイクルを設ける「オーバヘッド」がキャッシ
ュメモリに記憶されるデータの完全性を保証するために
必要と考えられている。

〔発明の概要及び解決課題〕

本発明の目的はストア−スルーキャッシュメモリを有す
る少くとも１個の処理装置を含み、記憶および取出し動
作の速度かデータの完全性を損うことなく実質的に向上
するようになったデータ処理回路を提供することである
。

本発明の他の目的はストア−スルーキャッシュメモリへ
のデータ記憶とキャッシュディレクトリの比較または読
取が同一クロックサイクルにおいて生じるようになった
システムを提供することである。

他の目的は、夫々ストア−スルーキャッシュメモリを含
みキャッシュディレクトリの読取りに関連するオーバヘ
ッドを有さない、１つの主メモリを共用する複数の処理
装置を備えたシステムを提供することである。

更に他の目的は、異なる主メモリロケーションがありそ
してキャッシュメモリに有効としてマ−りされていない
限り各クロックについて１回のストア−スルーキャッシ
ュメモリと主メモリへの記憶を行うためそして更に異な
る主メモリロケーションがキャッシュメモリにあるとき
キャッシュラインを無効と識別するために関連する処理
装置を中断させるためのプロセスを提供することである
。

これらの目的を達成するために、ビットエンコードデー
タを夫々複数のデータビットを有するデータワードとし
て処理するための処理装置構成を含む情報処理回路に関
連して行われるプロセスが提供される。この回路はビッ
トエンコードデータを記憶するためのメモリロケーショ
ンを有する主メモリと、この処理構成を主メモリとに接
続する主メモリインターフェースとを含む。この処理構
成は更にストア−スルーキャッシュメモリとキャッシュ
メモリインターフェースを有する少くとも１個の指定プ
ロセッサを含む。このキャッシュメモリはデータを記憶
するための複数のキャッシュロケーションとこれらロケ
ーションに関連する状態情報を記憶するためのキャッシ
ュディレクトリを含む。指定ブ０セッサは主メモリイン
ターフェースを介して主メモリの選ばれたメモリロケー
ションにビットエンコードデータを記憶する手段とキャ
ッシュメモリインターフェースを介してキャッシュメモ
リの選ばれたキャッシュロケーションにビットエンコー
ドデータを記憶する手段とを含んでいる。

このプロセスは下記の段階を含む： キャッシュメモリの第１キャッシュロケーションに第１
データワードを記憶すると共に第１データワードの記憶
に関してキャッシュディレクトリを変更する必要の有無
を決定するためにキャッシュディレクトリを読取る段階
； 主メモリの第１メモリロケーションに第１データワード
を記憶する段階； キャッシュディレクトリの変更の必要性の決定に応じて
予定の時間についてキャッシュメモリインターフェース
をフリーにするためにこの予定の時間だけ指定プロセッ
サを中断するための第１割込信号を発生する段階； この予定の時間においてキャッシュメモリディレクトリ
を変更する段階。

好適にはこの処理構成は一定の長さの一連のクロックサ
イクルに従って動作するクロック発振器により制御され
るのであり、その場合の上記予定の時間は１サイクルで
ある。

このプロセスは例えば特定のデータワードをアドレスポ
インタとして識別するための状態ビットを含むデータワ
ードに関連して利用出来る。その場合、キャッシュディ
レクトリの変更の必要性の決定段階は、第１キヤツンユ
ロケーシヨンか第１メモリロケーションに対応するかど
うかを決定しそしてそうであれば第１データワード内の
状態ビットを更新する必要かあるかどうかを決定する段
階を含む。キャッシュディレクトリを変更する段階は状
態ビットか更新を要求するかどうかの決定に応して状態
ビットを更新することを含む。あるいは第１キャッシュ
ロケーションか第１キャッシュロケーションと第１メモ
リロケーションの不対応の決定に応して排除（無効のタ
グ付け）される。

このプロセスは更に、キャッシュメモリ内の第２キャッ
シュロケーションに第２データワードを記憶すると共に
第２データワードの記憶についてキャッシュディレクト
リを変更の必要性の有無を決定するためのキャッシュデ
ィレクトリを読取る段階；主メモリの第２メモリロケー
ションに第２データワードを記憶する段階；キャッシュ
ディレクトリの更新の必要性の決定に応じて１クロック
サイクルについてキャッシュメモリインターフェースを
フリーにするため１クロックサイクルについて指定され
たプロセッサを中断するための第２割込信号を発生する
段階；この１クロックサイクル中にキャッシュディレク
トリを変更する段階を含む。第１割込信号（必要であれ
ば）を発生する段階と第２キャッシュメモリロケーシヨ
ンに第２データワードを記憶する段階は、第１データワ
ドを第１キャッシュロケーションに記憶するクロックサ
イクルの直後のクロックサイクルにおいて行われる。

以降のデータワードの記憶のためのプロセスを続ける場
合には夫々のキャッシュロケーションが１つのメモリロ
ケーションに対応しそして状態更新が要求されない限り
、記憶動作は各クロックサイクル毎に完了しうる。従っ
て、記憶動作は、キャッシュディレクトリの読取とキャ
ッシュメモリへの記憶のために別々のクロックサイクル
を用いる従来の方法に必要な時間の約半分で行われる。

勿論、キャッシュディレクトリの読取が、主メモリのメ
モリロケーションとキャッシュロケーションの不一致を
示すこと、すなわち主メモリロケーションがキャッシュ
メモリにマツピングされていなかったことを示すことが
ありうる。更に、状態ビットを用いるシステムでは、キ
ャッシュディレクトリの読取が主メモリロケーションは
キャッシュメモリにマツピングされているか状態ビット
が更新を要求することを示すことがありうる。いずれの
場合でも処理装置は、対応するデータを記憶したキャッ
シュラインか除去され（ディレクトリにおいて無効とさ
れる）るかまたはキャッシュディレクトリ内の適正な状
態ピントか更新される間に１つのクロックサイクルにお
いて中断される。

実際には記憶動作のすべては除去または更新を要求せず
、キャッシュメモリにデータを記憶するに必要な時間が
大幅に短縮される。

本発明の他の観点によれば、記憶であれ取出しであれ２
つの連続するアクセスか主メモリ内の同一ロケーション
に向けられているかどうかを決定する手段が設けられる
。これら動作の内のはじめのものがキャッシュディレク
トリ（除去または更新）の変更を要求するものであれば
、この第１動作において適正に変更される前の第２動作
におけるデータへのアクセスによるエラーを避けるため
に第２動作の特別な扱いが必要となる。

本発明によれば、連続的な記憶についての潜在的なエラ
ーは第２記憶動作が除去または単なる更新の必要性を示
すかどうかには無関係に第２記憶についての除去を強制
しすなわち関連するキャッシュラインを有効でないとす
ることにより回避される。同様に記憶の前の取出しの場
合にはキャッシュラインについてのデータか主メモリか
らもどされるときにそれはキャッシュメモリに書込まれ
ない。取出しの前の記憶についてはキャッシュミスが取
出し動作について強制的に行われる。

本発明によれば、記憶は、要求された主メモリロケーシ
ョンがキャッシュメモリにマツピングされたかどうかを
知る前にデータがキャッシュメモリに記憶されるという
点で「ブラインド」である。

キャッシュ記憶エラーは、異なるメインメモリ記憶ロケ
ーションがキャッシュにマツプされているためあるいは
データワード内の状態ビットが更新を要求しているため
にそのエラーを考慮するための１つの付加的クロックサ
イクルを必要とする。

〔実施例〕

第１図はビットエンコードデータの記憶およびそれによ
り選ばれた動作を行うための情報処理回路１６を示す。

この回路は３個の処理装置１８゜２０．２２を含み、夫
々の装置はデータについての動作を行うと共に共用主メ
モリに対して転送し転送されるコマンドと関連データを
与えるための回路を有する。調停リンク２４．２６．２
８がこれら処理装置を結合させそしてこれら装置内にの
る調停論理との組合せにおいてこれらプロセッサと主メ
モリの間のインターフェース３０へのアクセスに関しこ
れらプロセッサの内の任意の１個に優先権を与えるため
に用いられる。この回路における処理装置の形態は１個
の処理装置でつくられるか、複数の処理装置でつくるこ
とが出来、後者の場合にはすべての処理装置の点−点接
続のために複数の調停リンクが設けられる。

主メモリは複数のメモリカード３２，３４゜３６を含む
。メモリカード３２はバッファ３８と、夫々複数のビッ
トを有する複数のデータワードとしてビットエンコード
データを記憶するメモリアレイ４０とこのメモリアレイ
４０に接続された内部レジスタ４２を含む。これらメモ
リアレイに記憶されたデータは一時または中間記憶のた
めに内部レジスタ４２にロードされ、その間タグピット
（前述）がそのデータから抽出されあるいはそこにそう
人される。

メモリカード３４と３６はメモリカード３２と同様であ
って夫々バッファ４４、メモリアレイ４６および内部レ
ジスタ４８、およびバッファ５０、メモリアレイ５２お
よび内部レジスタ５くを含む。これら要素はメモリカー
ド３２内の対ｇするものと実質的に同一であり同様に機
能する。

主メモリは複数のメモリカードを含むことが出牙る。

これらプロセッサとメモリカードを関連づけるインター
フェースはデータバスとコマンド／アドレスバスを含み
、夫々のバスが処理装置およびメモリカードのすべてに
接続する。これらバスはデータを並列に伝送する。デー
タバスはワーキング“情報と呼ばれるこの回路のユーザ
に最も直接的に必要な情報を伝送する。コマンド／アド
レスバスは特定のワーキングデータの取出し、記憶また
はその他の処理のためのコマンドに関する制御情報とメ
モリアレイ内の特定のワーキングデータロードのロケー
ションまたはそのようなデータが送られるべきロケーシ
ョンを識別するためのアドレス情報を伝送する。

ライン５６，５８．６０はプロセッサ１８゜２０．２２
をインターフェース３ｏに関連づけ、ライン６２，６４
．６６は同様にこのインターフェースとメモリカードを
関連づける。実際には別々のラインをワーキング情報の
伝送とコマンドおよびアドレス情報の伝送のために設け
る。このインターフェースは更にデータバスへのアクセ
スを制御する、第１図には示さないデータバスを含み、
そしてまたワーキングデータに関係する状態情報を伝送
するための共用通信バスを含む。この形式のインターフ
ェースの詳細は米国特許出願第０７／４４５Ｂ２０に示
されている。

処理装置１８は単方向連想ストア−スルーキャッシュメ
モリ６８を含み、これは夫々主メモリ内の特定のアドレ
スまたはロケーション群に関連した複数のキャッシュラ
インを含む。キャッシュメモリ６８は夫々キャッシュデ
イレクトリフｏを含む。このキャッシュディレクトリは
キャッシュメモリにマツプされた主メモリアドレスのレ
コードであり、そしてキャッシュメモリ内の夫々対応す
るロケーションが有効か無効かを示すインジケーション
を記憶する。更にキャッシュデイレクトリフ０は夫々の
キャッシュラインとそれに関連する主メモリ内のアドレ
スとに関連した状態ビットを含む。そのような状態ビッ
トは例えば特定のデータワードをアドレスポインタとし
て識別するためあるいはデータを「有効」または「非有
効」として識別するために用いられるタグビットを含む
。

他の例は前記米国特許第４４８４２６７号に示す共用フ
ラグである。

７２で示すようにブ、ロセンサ１８はデータを取出しそ
して記憶すると共にビットエンコードデータにもとづく
算術論理演算を行うためのロジック（半導体チップ回路
の形をとる）を含む。ロジック７２の一部はキャッシュ
インターフェース７４を介してのキャッシュメモリ６８
・＼の記憶およびそのキャッシュメモリからのデータの
取出しまたは回復の制御に用いられる。ロジック７２は
必要であれば前の記憶または取出し動作についてキャン
シュデイレクトリフ０を変更するためにインク−フェー
ス７４における１クロックサイクルを「盗用」するため
、プロセッサ１８を中１１することか出来る。

処理装置２０と２２は処理装置１８と同様であり夫々キ
ャッシュディレクトリ８０と８２、ロジック８４と８６
、およびキャッシュインターフェース８８と９０を有す
るキャッシュメモリ７６と７８を含む。これら要素は処
理装置１８内の対応するものと実質的に同じ機能を行う
。。

回路１６は更にリード９４，９６．９８によりこれらプ
ロセッサの夫々にそしてリード９５９７．９８によりメ
モリカードに接続するクロック発振器９２を含む。発振
器９２は予定のサイクルまたは周波数のクロックパルス
からなるタイミング信号を発生すると共にこの信号をこ
れらプロセッサとメモリカードに与える。

キャッシュメモリと主メモリにデータを記憶させる従来
の方法を第２．３図について説明する。

夫々の記憶はプロセッサの内の１個からの記憶要求でス
タートする。この記憶要求はそのプロセソサ内のデータ
を送るべき主メモリの特定のアドレスまたはロケーショ
ンを工別する。この要求によりそして第１クロックサイ
クル中に、関連するキャッシュディレクトリが、そのキ
ャッシュメモリ内のラインの任意のものが主メモリの要
求されたアドレスに対応するかどうかの決定を行うため
に読出される。要求された主メモリアドレスがキャンシ
ュメモリにマツプされていれば（すなわち対応するキャ
ッシュラインか検出されれば）、更にキャッシュディレ
クトリか５己憶されるべきデータワード内の１丁意の状
態ビットの更新の必要性を示すためにこの第］クロック
サイクルにおいて読出される。

第２クロックサイクル（第１クロックサイクルに続く）
中に行われるアクションはキャッシュデイレクトりの読
取結果にもとづく。詳細には、もし主メモリアドレスか
キャッシュメモリにマツプされており、キャッシュディ
レクトリの更新が要求されないのであれば、そのデータ
ワードはキャッシュメモリと主メモリに記憶される。状
態ビット更新が必要であれば、そのデータは再びキャッ
シュメモリと主メモリに記憶されそしてキャッシュディ
レクトリ内の状態ビットか更新される。逆に、要求され
た主メモリアドレスに対応するキャッシュラインが検出
されないなら、キャッシュメモリはバイパスされてデー
タは主メモリにのみ記憶される。あるいはキャッシュメ
モリ内の対応ラインを特定出来なければ要求された主メ
モリアドレスについてキャッシュラインを取出しそして
キャッシュメモリおよび主メモリへの記憶を完了する。

殆どの場合、キャッシュメモリはバイパスされる。

いずれにしても、夫々の記憶動作に２クロックサイクル
が必要なことは第３図から明らかである。

奇数番号クロックサイクルはキャッシュディレクトリの
チエツクまたは読出しに用いられる。キャッシュメモリ
と主メモリへの同時記憶は偶数番号クロックサイクルで
生じる。キャッシュディレクトリのクロックサイクル１
と３におけるチエツクは夫々の場合の要求された主メモ
リアドレスが状態ビットの更新要求に伴わすにキャッシ
ュメモリにマツプされたことを示している。キャッシュ
ディレクトリのサイクル５における読みは状態ビットの
更新要求とこの更新かサイクル６で行われたことを示す
。サイクル９におけるキャッシュデイレクトりのチエツ
クは要求された生メモリロケーンヨンに対応するキャッ
シュメモリ内のラインかないことを示す。従って、キャ
ッシュメモリはサイクル１０において・ぐイパスされ、
データは主メモリにのみＪ己悟される。

第４．５図は本発明による記ｔ８を示す。第４図に示す
ように本発明の記憶動作はプロセッサの内の１個、例え
ばプロセッサ１８、からの要求によりスタートする、第
］クロックサイクルにおいてキャッシュメモリ６８のキ
ャッシュディレクトリ７０は要求されたアドレスかキャ
ッシュメモリにマツプされているかとうかを決定するた
めに読出され、すなわち主メモリ内の要求されたアドレ
スと比較され、そしてマツプされていればデータワード
内の状四ビットの任意のものか更新を要求しているかど
うかを決定する。従来の方法と異なり、データワードは
第１クロックサイクル中にキャッシュメモリ６８に直接
に記憶される。これは、キャッシュメモリ６８が要求さ
れた主メモリアドレスに対応するラインを含むかどうか
を知ることなく生じるためにキャッシュメモリに対する
「ブラインド」記憶と呼ばれる。いずれにしてもキャッ
シュディレクトリ７０の読取でなされるキャッシュメモ
リ内の対応するラインの存在と状態ビットの更新の必要
性についての決定は同じである。

要求されたメインメモリロケーションかキャッシュメモ
リ６８にマツプされたことおよび状態ビットの更新要求
かないことの決定に応じてキャッシュメモリへの記憶は
完了するからそれ以上のアクションは要求されない。こ
のデータは勿論第２クロックサイクルまではないか主メ
モリに記憶される。対応するラインの存在および状態ビ
ットの更新要求に応じてロジック７２は第２クロックサ
イクルにおいてプロセッサ１８を１クロックサイクルた
け中断させるための信号を発生する。このプロセッサは
第３クロックサイクルにおいて中断され、その間状態ビ
ットが更新される。

異なった主メモリロケーションがキャッシュメモリ６８
にマツプされている場合にはロジック７２は再び第２ク
ロックサイクルにおいてプロセッサ１８を１クロックサ
イクルたけ中断させる信号を発生する。プロセッサ１８
はこの中断信号に応じて第３クロックサイクル中中断さ
れて、このサイクル中に第１サイクルでデータを記憶し
たキャッシュラインの除去のためにキャッシュインター
フェース７６をフリーにする。

本発明による記憶動作シーケンスを第５図に示す。第１
クロックサイクルにおいて第１データワードがキャッシ
ュメモリ６８に記憶され、その間キャッシュディレクト
リは要求された主メモリアドレスに対応するキャッシュ
ラインの存在についてチエツクすなわち読出される。第
１データワードは第２クロックサイクルにおいて主メモ
リに記憶されその間第２データワードか、第２記憶に対
するキャッシュディレクトリの読取時にキャンシュメそ
りに記憶される。この第１および第２のキャッシュディ
レクトリの読出の結果はキャッシュ内に対応するライン
かありそして更新要求がないことを示す。

他方、第３データワードのキャッシュメモリ６８への記
憶に対応するキャッシュデイレクトリフ０の第３読出し
は、対応するラインはあるが状態ビットの更新か要求さ
れていることを示す。従って、第４クロゾクサイクルに
おいて１サイクルのスチールか生しる。このサイクルス
チールに応じてプロセッサ１８は第５クロックサイクル
において中断され、その間第３データワードに関連する
キャッシュディレクトリ内の状態ビットは更新される。

第６クロックサイクルにおいて第５データワードかキャ
ッシュメモリ１こ５己憶され、そしてキャッシュディレ
クトリか読出されてキャッシュメモリか主メモリの要求
されたロケーションに対応するキャッシュラインを有さ
ないことを示す。これ１こより第７クロソクサイクルに
おいてサイクルスチールか生し、第８クロックサイクル
中プロセツサか中断し、第５データワードか記憶された
ときキャッシュメモリ６８内のキャッシュラインの除去
のためにキャッシュインターフェース７４をフリーにす
る。クロックサイクル７におけるこのデータワードの主
メモリへの記憶は有効である。この除去の結宋、キャッ
シュデイレクトリフ０は、特定のキャッシュラインへの
次のアクセスおよび更新まで第５データワードを有効と
して保持するキャッシュラインを１別する。

クロックサイクルつと１０は第７データワードのキュソ
シュへの最終記憶と対応するキャッシュディレクトリの
読みを示し、それに続き主メモリへのそのワードの記憶
並びに第８データワードのキャッシュメモリへの記憶と
関連したキャッシュディレクトリのチエツクを示す。

このように、従来の方法と比較するとキャッシュディレ
クトリか読出されるときのキャッシュメモリへのデータ
記憶は、キャッシュへの誤った記憶か示されるときのプ
ロセッサの中断（１サイクルのスチール）の必要性にも
拘らず実質的に性能を改善する（キャッシュメモリへの
らではなく８回の記憶）。改善の度合は実施の態様によ
り異なる。改善された性能はキャッシュインターフェー
ス７４および関連する処理装置との関連における対応す
るインターフェース８８と９０が、キャッシュ制御ロジ
ックが状態ビットの更新または関連するキャッシュライ
ンの除去のためのディレクトリの変更を行うために１サ
イクルのスチールを要求しない限りクロックサイクル毎
にデータのアクセスに使用出来るということによる。

本発明の他の観点は主メモリにおける同一アドレスに関
係したバック−バックアクセスすなわち連続した記憶ま
たは取出し動作に関する。ハックバックアクセスは、第
２アクセスがキャッシュディレクトリの読出しであり、
その間キャッシュ制御ロジックが第１アクセスに関連し
たディレクトリの読出しにもとつきキャッシュディレク
トリの更新のためのサイクルスチールを生じさせるため
に、誤った結果を生しさせうる。第２アクセスに関連し
たディレクトリの読出しまたは比較は「スチール（ｓｔ
ａｌｅ）Ｊデータを受け、そのため誤読出しを行うこと
がありうる。

このエラーの性質は行われる動作により変化する。例え
ば、バック−バック動作が共に記憶であるとすると、同
しくキャッシュディレクトリの変更要求を生じさせる記
憶動作に関連して次の４つの結果が考えられる。除去に
続く除去、除去に続く状態ビットの更新、状態ビット更
新に続く除去、および状態ビット更新に続く状態ビット
更新。

除去に除去か続くときには第２の除去を行う必要はない
。この場合、キャッシュ制御ロジックはキャッシュディ
レクトリをして強制的に、第２の記憶に関連して関連す
るキャッシュラインを無効と識別させなければならす、
従って第２の除去は生しない。

除去に状態ビット更新か続くときにはこの更新は有効ラ
インをご４つて釘効にしうる。キャッシュ制御ロジック
はここでもキャッシュディレクトリをして第２の記憶に
関連して関連するラインを無効と識別させねばならない
。従ってこの場合も更新は生じない。

状態ビット更新に除去が続くときには関連するキャッシ
ュラインはキャッシュディレクトリにおいて無効と識別
されたままであるからエラーは生じない。

状態ビット更新に状態ビット更新か続くときは、前の状
態ビットがキャッシュディレクトリに誤って書もどされ
ることかある。これを避けるためにディレクトリは第２
記憶について関連するキャッシュラインを無効と識別す
る。これは第２記憶における除去と等価である。

取出しに続く取出しについては本質的にエラーは生じな
い。しかしながら取出し動作の次に記憶が行われそして
その取出しがキャッシュメモリのミスを生じさせる（要
求された主メモリロケーションに対応するラインがキャ
ッシュメモリにない）ときには次の記憶か同じキャッシ
ュラインをアクセスする。そのキャッシュラインについ
てのデータか主メモリからもどされるときには次の記憶
かキャッシュラインを変更しているからもはや正確では
ない。従って、キャッシュ制御ロジックはそのキャッシ
ュラインを無効と識別するためにキャッシュディレクト
リの更新を行わねばならない。

記憶動作に取出しか続くときはその取出しは同一のキャ
ッシュラインであるか主メモリの異なったアドレスに対
するものである（キャッンユノニム）。このＪ２憶かキ
ャンシュミスであり、キャッシュメモリ内のラインを無
効とマークさせるものであるならば、次の取出しは、デ
ィレクトリか関連するキャッシュラインを無効とマーク
するために変更される前に生しるから誤ビットを受ける
。

この場合、キャッシュ制御ロンツクはこの取出し動作に
ついてキャッシュミスとしなければならない。

ハック−バックアクセスによるエラーを除去するだめの
ロジックはこれらプロセッサのロジック８２．８４．８
６の部分であり、第６図のように機能する。このロジッ
クは第１コマンド（コマンド］）か記憶コマンドである
か取出しコマンドであるかには無関係に活性であるとき
スタートする。

いずれの場合でもコマンド１の情報、特に主メモリアド
レスタグビットおよび取出または記憶インジケーション
か、コマンド２の同様の情報との以降の比較およびキャ
ッシュビット／ミス／更新ロジックのためにラッチされ
る。この情報は４クロックサイクルの内の第１のクロッ
クサイクルにおいてラッチされる。

コマンド２か第２クロックサイクルにおいて活性でなけ
れば、バック−バック動作のインジケーションはなく、
その場合にはキャッシュディレクトリか第４．５図で述
べたように更新要求なし、更新要求あり、または除去要
求ありのインジケーションのために読出される。キャッ
シュディレクトリの変更要求がないならば動作は完了す
る。他方、キャッシュディレクトリの読出しがディレク
トリの変更要求（除去か更新）を示すならば、その変更
は第３クロックサイクルで生じる。

コマンド２か第２クロックサイクルにおいて活性であれ
ばバック−ハックアクセスが示される。

キャッシュディレクトリは前と同様に第１コマンドに関
連して読出される。しかしながら、更に前述した強制さ
れたキャッシュミスまたはキャッシュラインの強制的な
無効識別のような要求される条件がコマンド２に関連し
て与えられる。云い換えると、この強制条件はコマンド
２からコマンド１にすぐ続かないときに生しうる変更（
または−方の欠除）を無効にする。また第２クロックサ
イクルではコマンド２に関連したキャッシュディレクト
リの読出しが生じる。最後にコマンド２に関連する情報
がバック−バック動作を確認するためにコマンド１にも
関連してラッチされた情報との比較およびキャッシュ比
較ロジックのためにラッチされる。

コマンド１についてのキャッンユディレクトリの変更が
示されれば、ディレクトリは第３クロックサイクルで変
更される。サイクル２における読取がキャッシュディレ
クトリの変更要求を示すかあるいは変更が第２クロック
サイクルで強制された場合にはその変更は第４クロック
サイクルて生じる。

このように本発明によれば、キャッシュディレクトリの
読取のために前に用いられた夫々の記憶または取出し動
作についてのクロックサイクルは回路性能の実質的な改
善のためにキャッシュメモリへの記憶にも用いられる。

この方法は前述のように付加的ロジックを特徴とする請
求されたデータがキャッシュメモリになくなるまでクロ
ックサイクル毎にキャッシュインターフェースを使用し
うるようにする。この条件に応じて関連するプロセッサ
は取出し動作については主メモリからもどすためにデー
タを待たねばならず、あるいは記憶動作の場合にはキャ
ッシュディレクトリが更新される間に１つのクロックサ
イクルを待たねばならない。しかしながらこの要件に必
要なコストはクロックサイクル毎に記憶または取出しを
完了することによる性能利得と比較すると僅かなもので
ある。バック−バックまたは連続動作を扱うためのロジ
ックについてはこの方法はキャッシュメモリ内のデータ
の完全性を維持しつつ実質的に性能を改善する。

【図面の簡単な説明】

第１図は夫々共用主メモリに関連づけられそしてキャッ
シュメモリを有する複数の処理装置を備えた情報処理回
路を示す図、第２図は従来の方法による主メモリおよび
キャッシュメモリへの記憶動作のフローチャート、第３
図は従来の記憶動作を示すタイミング図、第４図は本発
明による主メモリおよび第１図のキャッシュメモリの内
の１個への記憶を示すフロー２チヤート、第５図は本発
明による記憶を示す第３図と同様のタイミング図、第６
図は本発明による主メモリとキャッシュメモリの同一の
ロケーションへの連続する記憶または取出し動作を行わ
せるためのロジックのフローチャートである。 １６・・・情報処理回路、１８，２０．２２・・・処理
装置（プロセッサ）　、２４，２６．２８・・・調停リ
ンク、３２，３４．３６・・・メモリカード、３８゜４
４．５０・・・バッファ、４０．４６．５２・・・メモ
リアレイ、４２，４８．５４・・・内部レジスタ、６８
．７６．７８・・・キャッシュメモリ、７０゜８０．８
２・・・キャッシュディレクトリ、７２゜８４．８６・
・・ロジック、７４，８８．９０・・・キャッシュイン
ターフェース、９２・・・クロック発振器。

Claims (1)

1. 【特許請求の範囲】 １、夫々複数のデータビットを有する複数のデータワー
   ドとしてビットエンコードデータを処理する少くとも１
   個の処理装置と、ビットエンコードデータを記憶するた
   めのメモリロケーションを有する主メモリと、この主メ
   モリに接続する主メモリインターフェースと、データを
   記憶するための複数のキャッシュロケーションおよびこ
   れらキャッシュロケーションに関連する状態情報を記憶
   するためのキャッシュディレクトリを含むキャッシュメ
   モリとキャッシュメモリインターフェースと上記主メモ
   リインターフェースを介して上記主メモリ内の選ばれた
   メモリロケーションにビットエンコードデータを記憶す
   る手段と上記キャッシュインターフェースを介して上記
   キャッシュメモリ内の選ばれたキャッシュロケーション
   にビットエンコードデータを記憶する手段とを有する少
   くとも１個のプロセッサと、を含む処理構成を含む情報
   処理回路において、下記段階を含むデータ記憶方法： １つの処理装置の第１キャッシュメモリの第１キャッシ
   ュロケーションに第１データワードを記憶させると同時
   にこの第１データワードの記憶について上記キャッシュ
   ディレクトリの変更の必要性の有無を決定するために上
   記キャッシュメモリのキャッシュディレクトリを読出す
   段階； 上記第１データワードを上記主メモリ内の第１メモリロ
   ケーションに記憶する段階； 第１キャッシュディレクトリの変更の必要性ありに応じ
   て第１キャッシュメモリに関連したキャッシュインター
   フェースを予定の時間だけフリーにするためその予定の
   時間だけ上記処理装置を中断させるための第１中断信号
   を発生する段階；この予定の時間内でキャッシュディレ
   クトリを変更する段階。 ２、前記処理構成は一連の一定長さのクロックサイクル
   に従って動作するクロック発振器により制御されそして
   前記予定の時間が１クロックサイクルである、請求項１
   記載の方法。 ３、前記データワードの夫々は少くとも１個の状態ビッ
   トを含み、前記キャッシュディレクトリの変更の必要性
   の決定段階は前記第１キャッシュロケーションが第１メ
   モリロケーションに対応するかどうかを決定し、対応す
   る場合には第１デーワード内の状態ビットが更新される
   べきであるかどうかを決定する段階を含んでおり、前記
   キャッシュディレクトリを変更する段階は次の段階を含
   む請求項２記載の方法： （ａ）第１キャッシュロケーションが第１メモリロケー
   ションと対応しそして状態ビットが更新を要求するとの
   決定に応じて状態ビットを更新する段階； （ｂ）あるいは第１キャッシュロケーションが異なるメ
   モリロケーションに対応するとの決定に応じて第１キャ
   ッシュロケーションを除去する段階。 ４、下記段階を更に含む請求項３記載の方法：第２キャ
   ッシュロケーションに第２データワードを記憶すると同
   時にこの第２データワードの記憶についてキャッシュデ
   ィレクトリの変更の必要性の有無を決定するためにキャ
   ッシュディレクトリを読出す段階； 主メモリの第２メモリロケーションにこの第２データワ
   ードを記憶する段階； キャッシュディレクトリの変更の必要性ありの決定に応
   じてキャッシュインターフェースを１クロックサイクル
   だけフリーとするために処理装置を１クロックサイクル
   だけ中断させる第２中断信号を発生する段階； このクロックサイクル中にキャッシュディレクトリを変
   更する段階。 ５、前記第１中断信号を発生する段階と前記第２キャッ
   シュロケーションに第２データワードを記憶する段階は
   第１データワードの第１キャッシュロケーションへの記
   憶後の次のクロックサイクルにおいて行われる請求項４
   記載の方法。 ６、下記段階を更に含む請求項５記載の方法：第１およ
   び第２キャッシュロケーションが同じ主メモリアドレス
   に対応するかどうかを決定するためそれらロケーション
   を比較する段階； 第１および第２キャッシュロケーションが同一の主メモ
   リアドレスに対応するとの決定および第１データワード
   の記憶についてのキャッシュディレクトリの変更の必要
   性ありの決定に応じてその変更が除去であるか更新であ
   るかを決定する段階；変更が除去であるとの決定に応じ
   て第２データワードの記憶に関して第２キャッシュロケ
   ーションを無効とし、あるいは第１データワードの記憶
   に関しての変更が更新であるとの決定に応じて第２デー
   タワードの記憶に関しての変更が更新であるか除去であ
   るかを決定する段階； 第２データワードの記憶に関しての変更が更新であると
   の決定に応じて第２キャッシュロケーションについて除
   去を強行する段階。 ７、前記処理装置は取出しコマンドについて主メモリの
   メモリロケーションとキャッシュロケーションにおける
   データをアクセスする手段を更に含み、前記第１および
   第２キャッシュロケーションの比較段階は 上記第１および第２アクセスの夫々が記憶コマンドであ
   るか取出しコマンドであるかを決定する段階、 第１アクセスが取出しコマンドであり第２アクセスが記
   憶コマンドであるとの決定に応じて第２キャッシュロケ
   ーションを除去するために第２キャッシュロケーション
   に関連してキャッシュディレクトリを無効でマークし、
   あるいは 第１アクセスが記憶コマンドであり第２アクセスが取出
   しコマンドであるとの決定に応じて取出しコマンドにつ
   いてキャッシュミスを強行する段階、 を含む請求項６記載の方法。 ８、ビットエンコードデータを処理するための処理装置
   と、ビットエンコードデータをデータワードとして記憶
   するためのアレイを有する主メモリと、この処理装置と
   主メモリに接続して両者間でビットエンコードデータを
   伝送するための主メモリインターフェースとを有する、
   夫々複数のデータビットを含む複数のデータワードを含
   むビットエンコードデータを処理し記憶するためのシス
   テムであって、上記処理装置が、夫々主メモリのメモリ
   ロケーションに対応する複数のキャッシュロケーション
   およびキャッシュロケーションに対応するメモリロケー
   ションのあることを示すかあるいは各キャッシュロケー
   ションの無効条件または有効条件を示すためのキャッシ
   ュディレクトリを含むストア−スルーキャッシュメモリ
   と、キャッシュメモリ内のキャッシュロケーションへの
   アクセスを得ると共にビットエンコードデータの記憶と
   取出しのために主メモリのメモリロケーションをアクセ
   スするためのプロセッサロジックを含み、更に一定周波
   数のタイミングパルスを含むタイミング信号を発生する
   と共にその信号を上記処理装置に与えるためのタイミン
   グ手段を含むシステムにおいて、下記段階を含むデータ
   記憶方法：第１クロックサイクルにおいてキャッシュメ
   モリの第１キャッシュロケーションに第１データワード
   を記憶すると共にこの第１データワードの記憶について
   キャッシュディレクトリの変更の必要性の有無を決定す
   るためにキャッシュメモリのキャッシュディレクトリを
   読出す段階； 主メモリの第１メモリロケーションに第１データワード
   を記憶する段階； 第１クロックサイクルに続く第２クロックサイクルにお
   いてそしてキャッシュディレクトリの変更の必要性あり
   の決定に応じて第３クロックサイクル中関連するキャッ
   シュメモリインターフェースをフリーにするために第３
   クロックサイクルにおいてキャッシュメモリに関連する
   処理装置を中断するための第１中断信号を発生する段階
   ；この第３クロックサイクル中キャッシュディレクトリ
   を変更する段階。 ９、前記第１メモリロケーションに第１データワードを
   記憶する段階は第２クロックサイクルにおいて生じる請
   求項８記載の方法。 １０、下記段階を更に含む請求項８記載の方法： 第２クロックサイクルにおいて第２キャッシュロケーシ
   ョンに第２データワードを記憶すると共にこの第２デー
   タワードの記憶についてキャッシュディレクトリの変更
   の必要性の有無を決定するためにキャッシュディレクト
   リを読出す段階；主メモリの第２メモリロケーションに
   第２データワードを記憶する段階； キャッシュディレクトリの変更の必要性ありの決定に応
   じて第３クロックサイクルにおいて第４クロックサイク
   ル中キャッシュメモリインターフェースをフリーにする
   ために第４クロックサイクル中処理装置を中断するため
   の第２中断信号を発生する段階； 第４クロックサイクル中にキャッシュディレクトリを変
   更する段階。 １１、前記第１データワードは第２クロックサイクル中
   主メモリに記憶され、第２データワードは第３クロック
   サイクル中に主メモリに記憶される請求項１０記載の方
   法。 １２、下記段階を更に含む請求項１０記載の方法： 第１および第２キャッシュロケーションが主メモリ内の
   同一メモリロケーションに対応するかどうかを決定する
   ためにそれらキャッシュロケーションを比較する段階； 第１および第２キャッシュロケーションが同一の主メモ
   リロケーションに対応するとの決定および第１データワ
   ードの記憶についてのキャッシュディレクトリの変更の
   必要性ありの決定に応じてその変更が除去であるか更新
   であるかを決定する段階； 第１データワードの記憶についての変更が除去であると
   の決定に応じて第２データワードの記憶について第２キ
   ャッシュロケーションを無効とし、または第１データワ
   ードの記憶についての変更が更新であるとの決定に応じ
   て第２データワードの記憶についての変更が更新か除去
   かを決定しそして第２データワードの記憶についての変
   更が更新であるとき関連するキャッシュロケーションに
   ついて除去を強行する段階。 １３、前記プロセッサの夫々は取出しコマンドについて
   主メモリのメモリロケーションとキャッシュロケーショ
   ンでのデータアクセスのための手段を含み、前記第１お
   よび第２キャッシュロケーションの比較段階は次の段階
   を含むごとくなった請求項１２記載の方法：第１および
   第２データワードの夫々に関連するアクセスが記憶アク
   セスであるか取出しアクセスであるかを決定する段階； 第１アクセスが取出し、第２アクセスが記憶であるとき
   、第２キャッシュロケーションを除去するために第２キ
   ャッシュロケーションに関してキャッシュディレクトリ
   を無効にしまたは第１アクセスが記憶で第２アクセスが
   取出しのとき取出し用にキャッシュミスを強行する段階
   。 １４、前記キャッシュディレクトリの変更の必要性の有
   無を決定する段階は第１キャッシュロケーションが第１
   メモリロケーションに対応するかどうかを決定する段階
   を含み、前記キャッシュディレクトリを変更する段階は
   第１キャッシュロケーションが第１メモリロケーション
   に対応しないとき第１キャッシュロケーションを除去す
   る段階を含む請求項８記載の方法。 １５、前記データワードの夫々は少くとも１個の状態ビ
   ットを含み、前記キャッシュディレクトリの変更の必要
   性の決定段階は第１キャッシュロケーションが第１メモ
   リロケーションに対応するとき第１データワードの状態
   ビットを更新すべきかどうかを決定する段階を含み、前
   記キャッシュディレクトリの変更段階は第１キャッシュ
   ロケーションが第１メモリロケーションに対応し且つ第
   １データワードの状態ビットが更新を要求するときその
   状態ビットを更新する段階を含む、請求項１２記載の方
   法。 １６、夫々複数のデータビットを有する複数のデータワ
   ードとしてビットエンコードデータを処理するための少
   くとも１個の処理装置と、ビットエンコードデータをデ
   ータワードとして記憶するための複数のメモリロケーシ
   ョンを有する主メモリと、この処理装置と主メモリに接
   続して両者間でビットエンコードデータを伝送するため
   の主メモリインターフェースとを含み、 上記処理装置は夫々主メモリのメモリロケーションの１
   つに対応する複数のキャッシュロケーションを有するス
   トア−スルーキャッシュメモリとそれに関連するキャッ
   シュインターフェースを含み、このキャッシュメモリは
   更にキャッシュメモリ内のキャッシュロケーションに対
   応するメモリロケーションを識別すると共に夫々のキャ
   ッシュロケーションについて有効および無効条件を示す
   キャッシュディレクトリを含んでおり、 更に、上記プロセッサに接続して均一の幅のクロックサ
   イクルを与えるために一定周波数のタイミングパルスを
   含むタイミング信号を発生しそれを処理装置に与えるタ
   イミング手段と、 この処理装置に動作的に関連してキャッシュインターフ
   ェースを介して第１キャッシュロケーションに第１デー
   タワードを記憶すると共に３個の連続するクロックサイ
   クルの内の第１サイクルにおいて第１データワードの記
   憶についてキャッシュディレクトリの変更の必要性につ
   いてキャッシュディレクトリを読出し、必要性ありのと
   きキャッシュメモリインターフェースをフリーにするた
   め処理装置を中断するための第１中断信号を発生しそし
   て第１データワードを第２のクロックサイクルにおいて
   主メモリの第１メモリロケーションに記憶し、そして第
   ３クロックサイクルにおいて処理装置を中断しそして第
   １データワードの記憶についてキャッシュディレクトリ
   を変更するためのロジック回路とを含む、 ビットエンコードデータの処理回路。 １７、前記ロジック回路は前記処理装置内に有る請求項
   １６記載の回路。