SE429705B - DEVICE ON TIME MULTIPLEX SYSTEM - Google Patents

Description

15 20 25 30 _æ H0 7803319-8 Om de minnesceller i skiftregistret, i vilka vid slutet av tidsmul- tiplexramen synkroniseringsordet är lagrat, är förbundna med en av- kodare, avger avkodaren vid uppträdandet av synkroniseringsordet en signal, med vars hjälp tidsmultiplexramsynkroniseringen kan genomfö- ras på mottagningssidan. 15 20 25 30 _æ H0 7803319-8 If the memory cells in the shift register, in which the synchronization word is stored at the end of the time division multiplex frame, are connected to a decoder, the decoder emits a signal at the occurrence of the synchronization word, by means of which the time division multiplex synchronization race on the reception side.

-Syftet med uppfinningen är att åstadkomma en anordning för ut- värdering av identifieringsbitar på en mottagningssida och för ram- synkronisering av ett tidsmultiplexsystem, vilken anordning medför en ringa teknisk insats. Uppfinningen baserar sig på den insikten att en sådan anordning på ett fördelaktigt sätt kan realiseras om tids- multiplexsignalen alltid efter p bitar innehåller en identifieringsbit, av vilka några bildar synkroniseringsordet.The object of the invention is to provide a device for evaluating identification pieces on a reception page and for frame synchronization of a time division multiplex system, which device entails a small technical effort. The invention is based on the insight that such a device can be realized in an advantageous manner if the time division multiplex signal always after p bits contains an identification bit, some of which form the synchronization word.

Ovannämnda syfte uppnås genom att anordningen enligt uppfinningen erhållit de i patentkravet 1 angivna kännetecknen.The above-mentioned object is achieved in that the device according to the invention has obtained the features stated in claim 1.

Uppfinningen utmärks därvid av att det på mottagningssidan anord- nade synkroniseringsorganet innefattar en andra adressgivare, som alstrar p+1 adresser av ett andra slag, vilka uppträder ungefär sam- tidigt med de enskilda bitarna i tidsmultiplexsignalen, att synkroni- seringsorganet innefattar ett adresserbart minne med p+1 minnesblock om vardera m-1 minnesceller, att en andra taktgivare är anordnad, vil- ken under varaktigheten av de enskilda bitarna i tidsmultiplexsignalen alstrar en hinär läs/skrivsignal, som per bit fastställer en inläs- ningsfas och en utläsningsfas i minnet, att ett mellanlagringsminne är anordnat, som har s minnesceller, att tidsmultiplexsignalen på in- gångssidan tillförs till en första minnescell i mellanlagringsminnet, att de andra minnescellerna i mellanlagringsminnet på ingångssidan är anslutna till utgångar från minnet, att utgångarna från de första s-1 minnescellerna i mellanlagringsminnet är anslutna till ingångar på minnet, och att utgångarna från mellanlagringsminnets minnesceller är anslutna till avkodaren.The invention is characterized in that the synchronizing means arranged on the receiving side comprises a second address transmitter, which generates p + 1 addresses of a second kind, which occur approximately simultaneously with the individual bits in the time division multiplex signal, that the synchronizing means comprises an addressable memory with p + 1 memory block of each m-1 memory cells, that a second clock is arranged, which during the duration of the individual bits in the time division multiplex signal generates a different read / write signal, which per bit determines a read-in phase and a read-out phase in the memory, that an intermediate storage memory is provided, which has s memory cells, that the time division multiplex signal on the input side is applied to a first memory cell in the intermediate storage memory, that the second memory cells in the intermediate storage memory on the input side are connected to outputs from the memory, that the outputs of the first s-1 memory cells in the intermediate storage memory is connected to the inputs of the memory, and that the outputs of flour The memory cells of the storage memory are connected to the decoder.

Anordningen enligt uppfinningen medför en ringa teknisk insats, eftersom de använda adresserbara minnena i kombination med det för- hållandevis mycket korta mellanlagringsminnet kan erhållas till vä- sentligt gynnsammare kostnad än ett skiftregister för lagring av samtliga bitar i en tidsmultiplexram.The device according to the invention entails little technical effort, since the addressable memories used in combination with the relatively short intermediate storage memory can be obtained at a significantly more favorable cost than a shift register for storing all the bits in a time division multiplex frame.

I det fallet att av de m identifieringsbitarna i en tidsmulti- plexram icke samtliga erfordras för synkronseringsordet, är det lämp- ligt att utnyttja de återstående identifieringsbitarna för förmedling av informationer, som är relaterade till driften av tidsmultiplex- systemet. Exempelvis kan med dessa återstående identifieringsbitar larmsignaler överföras från sändningssidan till mottagningssidan, 10 15 20 25 30 35 H0 7803319-8 3 vilka larmsígnaler indikerar felaktigheter hos organ på tidsmulti- plexsystemets sändningssida. Om alltså förutom de s identifíerings- bitarna i synkroniseringsordet även de återstående m-s identifie- ringsbitarna i en tidsmultiplexram skall indikeras, är det ändamåls- enligt att det på mottagningssidan anordnade synkroniseringsorganet såsom tredje adressgivare innefattar ett adressminne, till vilket adresserna av det andra slaget tillförs, vilket lagrar de adresser av det andra slaget, som uppträder vid aktiveringen av avkodaren, och vilket via sina utgångar avger den ifrågavarande lagrade adres- sen såsom adresser av ett tredje slag, att en jämförare är anordnad, som kontinuerligt jämför adresserna av det andra slaget med adres- serna av det tredje slaget och vid likhet mellan dessa adresser av- ger jämförelsepulser, att såsom fjärde adressgivare en binärräknare är anordnad, till vilken jämförelsepulserna tillförs såsom räkne- pulser, vilkens räkneställning indikeras med adresser av ett fjärde slag och vilken återsälls vid aktiveringen av avkodaren, att m-s yt- terligare avkodare är anordnade, vilka vardera aktiveras av en av adresserna av det fjärde slaget och vardera avger en avkodarsignal, och att m-s kopplingselement är anordnade och vardera tillordnade till en av de m-s ytterligare avkodarna, varvid till kopplingsele- mentens ingångar bittaktsignalen, jämförelsesignalen och en tillhö- rande avkodarsignal är tillförda, och varvid kopplingselementens ut- gångssignaler indikerar de enskilda m-s identifieringsbitarna.In the event that of the m identification bits in a time division frame not all are required for the synchronization word, it is appropriate to use the remaining identification bits for conveying information related to the operation of the time division multiplex system. For example, with these remaining identification bits, alarm signals can be transmitted from the transmission side to the reception side, which alarm signals indicate faults of means on the transmission side of the time division multiplex system. Thus, if, in addition to the identification bits in the synchronization word, the remaining ms identification bits in a time division multiplex frame are to be indicated, it is expedient that the synchronization means arranged on the reception side as a third address transmitter comprises an address memory to which the addresses of the second type are applied. which stores the addresses of the second type which occur during the activation of the decoder, and which, via its outputs, outputs the stored address in question as addresses of a third type, that a comparator is arranged which continuously compares the addresses of the second type with the addresses of the third type and, like these addresses, give comparison pulses, that as a fourth address transmitter a binary counter is arranged, to which the comparison pulses are applied as calculation pulses, the counting of which is indicated by addresses of a fourth type and which is reset upon activation. of the decoder, to further decode ms re are arranged, each of which is activated by one of the addresses of the fourth type and each emits a decoder signal, and that ms switching elements are arranged and each assigned to one of the ms further decoders, the bit rate signal, the comparison signal and an access The decoder signal is supplied, and the output signals of the switching elements indicate the identification bits of the individual ms.

I det följande kommer utföringsexempel på uppfinningen att be- skrivas närmare under hänvisning till bifogade ritningar, där fig. 1 visar ett blockschema för ett tidsmultiplexsystem, fig. 2 visar någ- ra diagram, som åskådliggör identifieringsbitarnas läge i tidsmulti- plexramen, fig. 3 visar ett första utföríngsexempel på ett på mot- tagningssidan anordnat synkroniseringsorgan, vid vilket man förutsät- ter att alla identifieringsbitar erfordras för representation av synkroniseringsordet, fig. H visar ett första utföringsexempel på en i fig. 3 schematiskt markerad avkodare, fig. 5 visar ett andra utfö- ringsexempel på en i fig. 3 schematiskt markerad avkodare, fig. 6 visar några tidsdiagram som belyser arbetssättet för det i fig. 3 vi- sade synkroniseringsorganet, fig. 7 visar ett andra utföringsexempel på ett på mottagningssidan anordnat synkroniseringsorgan, vid vilket man förutsätter att endast en del av identifieringsbitarna används för bildandet av synkroniseringsordet och de resterande identifie- ringsbitarna utnyttjas för överföring av extra informationer, och fig. 8 visar några tidsdiagram som belyser funktionssättet för syn- 10 15 20 25 30 35 40 7803519-s kroniseringsorganet enligt fig. 7.In the following, embodiments of the invention will be described in more detail with reference to the accompanying drawings, in which Fig. 1 shows a block diagram of a time division multiplex system, Fig. 2 shows some diagrams illustrating the position of the identification pieces in the time division multiplex frame, Fig. 3 Fig. H shows a first embodiment of a synchronizing means arranged on the receiving side, in which it is assumed that all identification bits are required for representation of the synchronizing word, Fig. H shows a first embodiment of a decoder schematically marked in Fig. 3, Fig. 5 shows a Fig. 6 shows some time diagrams illustrating the operation of the synchronizing means shown in Fig. 3, Fig. 7 shows a second exemplary embodiment of a synchronizing means arranged on the receiving side, in which it is assumed that only a part of the identification bits is used for the formation of the synchronization word and the rest The identification bits are used for transmitting additional information, and Fig. 8 shows some time diagrams illustrating the mode of operation of the synchronizing means according to Fig. 7.

Pig. 1 visar ett tidsmultiplexsystem, hos vilket på sändnings- sidan datakällor DQ1-DQn, en adressgivare AG, en taktgivare TG, en multiplexor MUX, ett synkroniseringsorgan SS och en överföringsan- ordning US är anordnade. Signalerna B1-Bn kan uppträda i ett förut- bestämt bitmodulsystem, varvid icke visade buffertmínnen kan vara an- ordnade för att utjämna avvikelser hos data från detta förutbestämda bitmodulsystem. De enskilda bitarna från datakällorna DQ1-DQn kan av- ges med samma bitrat eller med olika bitrater. Med varje adress från adressgivaren AG genomkopplas en av signalerna B1-Bn till multiplex- orns MUX utgång, varvid adresserna kan avges på sådant sätt att de enskilda bitarna från datakällorna i signalen C är bitvist eller enveloppsvist intersekvenserade. Taktgivaren TG avger en taktsignal T1 och styr därmed adressgivaren AG. Med hjälp av synkroniserings- organet SS infogas identifieringsbitar i signalen C, såsom kommer att förklaras närmare nedan i anslutning till fig. 2. Den därvid alstrade signalen D tillförs till överföringsanordningen US på sändningssidan och överförs på känt sätt till mottagningssidan.Pig. 1 shows a time division multiplex system, in which data sources DQ1-DQn, an address transmitter AG, a clock transmitter TG, a multiplexer MUX, a synchronizing means SS and a transmission device US are arranged on the transmission side. The signals B1-Bn may occur in a predetermined bit module system, wherein the buffer mines (not shown) may be arranged to smooth out deviations of data from this predetermined bit module system. The individual bits from the data sources DQ1-DQn can be output with the same bit rate or with different bit rates. With each address from the address sensor AG, one of the signals B1-Bn is connected to the MUX output of the multiplexer, the addresses being output in such a way that the individual bits from the data sources in the signal C are bitwise or envelope-sequenced. The clock sensor TG emits a clock signal T1 and thus controls the address sensor AG. By means of the synchronizing means SS, identification bits are inserted in the signal C, as will be explained in more detail below in connection with Fig. 2. The signal D thus generated is applied to the transmission device US on the transmission side and transmitted in a known manner to the reception side.

På systemets mottagningssida är en överföringsanordning UE, en taktgivare TG1, ett synkroniseringsorgan SE, en adressgivare AG1, en demultiplexor DEMUX, buffertminnen PS1-PSn och datasamlare DS1-DSn. anordnade. Den från överföringsanordningen UE avgivna signalen E överensstämmer i huvudsak med signalen D på sändningssidan. De båda signalerna D och E är tidsmultiplexsignaler, som förutom de enskilda intersekvenserade bitarna från datakällorna även innehåller identifi- eringsbitar, vilka bildar ett synkroniseringsord för ramsynkronise- ring. Med hjälp av synkroniseríngsorganet SE detekteras synkronise- ringsordet och med hjälp av taktsignalen T3 återställs adressgivaren AG1 vid början av tidsmultiplexramen, så att man därefter startar med utmatningen av adresserna ADR1. Den signal F, som innehåller data- bitarna från datakällorna, tillförs till ingångarna på buffertminnena PS1-PSn. Med hjälp av demultiplexorn DEMUX anländer taktsignalen TH vid bestämda tidpunkter till enskilda buffertminnen, vilka därvid aktiveras och övertager de ifrågavarande bitarna i signalen F. Via utgångarna på dessa buffertminnen överförs därefter dessa bitar till datasamlarna DS1-DSn. Taktgívaren TG1 alstrar taktsignalerna TH och TS för att driva adressgivaren AG1 och synkroniseringsorganet SE.On the receiving side of the system are a transmission device UE, a clock sensor TG1, a synchronizing means SE, an address sensor AG1, a demultiplexer DEMUX, buffer memories PS1-PSn and data collectors DS1-DSn. arranged. The signal E emitted from the transmission device UE substantially corresponds to the signal D on the transmission side. The two signals D and E are time division multiplex signals, which in addition to the individual inter-sequenced bits from the data sources also contain identification bits, which form a synchronization word for frame synchronization. By means of the synchronizing means SE the synchronizing word is detected and by means of the clock signal T3 the address sensor AG1 is reset at the beginning of the time division multiplex frame, so that the output of the addresses ADR1 is then started. The signal F, which contains the data bits from the data sources, is applied to the inputs of the buffer memories PS1-PSn. By means of the demultiplexer DEMUX, the clock signal TH arrives at certain times to individual buffer memories, which are then activated and take over the relevant bits in the signal F. Via the outputs of these buffer memories, these bits are then transmitted to the data collectors DS1-DSn. The clock sensor TG1 generates the clock signals TH and TS to drive the address sensor AG1 and the synchronizing means SE.

Pig. 2 visar detaljer hos den på sändningssidan förefintliga multiplexsignalen D. Alla visade utföringsformerna D/1, D/2, D/3 har det gemensamt att alltid efter p bitar en av identifieringsbitarna' lO 15 20 25 30 35 H0 7803539-8 K1, K2 ... Km följer. Inom pulsramen r förefinnes sålunda totalt m grupper med vardera p+1 bitar. Signalerna D/1 och D/2 hänför sig till en bitvis intersekvensering. Vid signalen D/1 antages att p bitar avges från datakällorna DQ1 till DQn-1, medan identifierings- bitarna K1, K2 ... Km avges från datakällan DQn. Vid signalen D/2 antages att de p bitarna avges från datakällorna DQ1-DQn och att de tillhörande identifieringsbitarna K1-Km infogas med hjälp av synkro- niseringsorganet SS.Pig. 2 shows details of the multiplex signal D present on the transmission side. All embodiments D / 1, D / 2, D / 3 shown have in common that always after p bits one of the identification bits' 10 15 20 25 30 35 H0 7803539-8 K1, K2 ... Km follows. Within the pulse frame r there are thus a total of m groups with p + 1 bits each. The signals D / 1 and D / 2 refer to a bitwise sequencing. At the signal D / 1 it is assumed that p bits are output from the data sources DQ1 to DQn-1, while the identification bits K1, K2 ... Km are output from the data source DQn. At the signal D / 2 it is assumed that the p bits are output from the data sources DQ1-DQn and that the associated identification bits K1-Km are inserted by means of the synchronizing means SS.

Signalen D/3 hänför sig till enveloppsvis intersekvensering.The signal D / 3 refers to envelope intersequencing.

Därvid avges vid signalen D/3 endast de p bitarna från datakällorna DQ1-DQn, medan identifieringsbitarna K1, K2 ... Km tillfogas med hjälp av synkroniseringsorganet SS. _ Oberoende av från vilken av signalerna D man utgår kan två fall särskiljas, nämligen att synkroniseringsorden bildas av samtliga iden- tifieringsbitar K1, K2 ... Km eller att synkroniseringsorden endast bildas av nâgra av dessa identifieringsbitar, medan de återstående identifieríngsbitarna utnyttjas för överföring av extra informationer.At the signal D / 3, only the p bits are output from the data sources DQ1-DQn, while the identification bits K1, K2 ... Km are added by means of the synchronizing means SS. Irrespective of which of the signals D is emitted, two cases can be distinguished, namely that the synchronization words are formed by all identification bits K1, K2 ... Km or that the synchronization words are formed by only some of these identification bits, while the remaining identification bits are used for transmitting extra information.

Pig. 3 visar ett första utföríngsexempel SE/1 på det på sänd- ningssidan anordnade synkroniseringsorganet, varvid man förutsätter att synkroniseringsordet bildas av samtliga identifieringsbitar.Pig. 3 shows a first embodiment SE / 1 of the synchronizing means arranged on the transmission side, it being assumed that the synchronizing word is formed by all identification pieces.

Verkníngssättet för detta synkroniseringsorgan kommer nu att förklaras närmare i anslutning till de i fig. 6 visade tidsdiagrammen.The mode of operation of this synchronizing means will now be explained in more detail in connection with the time diagrams shown in Fig. 6.

I fig. 6 visas överst den signal E, som med p=3 och med m=3 liknar den i fig. 2 visade tidsmultiplexsignalen D/2. Därvid antages enligt fig. 6 för klarhets skull endast tre datakällor, varvid data- källan DQ1 avger bitarna 12, 16, 20, 24, en andra datakälla avger bitarna 13, 17, 21, 25 och den tredje datakällan avger bitarna 1U, 18, 22, 26. Identifieringsbitarna K1, K2, K3 infogas sålunda med hjälp av synkroniseringsorganet SS och pulsramen r består av totalt m=3 grupper om vardera p+1=4 bitar. Den i fig. 1 visade taktgivaren TG1 avger bit- taktsignalerna T5 och TU, vilka skiljer sig från varandra enbart genom en fasförskjutning. Den i fig. 3 visade adressgivaren AG2 styrs med de positiva pulskanterna i taktsignalen T5 och avger totalt p+1=H olika adresser 11, OO, 01, 10. Det adresserbara minnet RAM har p+1=4 minnes- block, som adresseras med adresserna OO, 01, 10, 11. Varje minnesblock har m-1=2 minnesceller. Exempelvis har det första blocket de båda min- nescellerna aO0 och bOO. Med hjälp av taktgivaren TG2 härleds en sig- nal R/W, som med R/W=1 fastställer en läsfas och med R/W=0 en skrivfas.Fig. 6 shows at the top the signal E, which with p = 3 and with m = 3 is similar to the time division multiplex signal D / 2 shown in Fig. 2. For the sake of clarity, only three data sources are assumed according to Fig. 6, the data source DQ1 outputting the bits 12, 16, 20, 24, a second data source outputting the bits 13, 17, 21, 25 and the third data source outputting the bits 1U, 18, 22, 26. The identification bits K1, K2, K3 are thus inserted by means of the synchronizing means SS and the pulse frame r consists of a total of m = 3 groups of p + 1 = 4 bits each. The clock sensor TG1 shown in Fig. 1 emits the bit rate signals T5 and TU, which differ from each other only by a phase shift. The address sensor AG2 shown in Fig. 3 is controlled by the positive pulse edges in the clock signal T5 and outputs a total of p + 1 = H different addresses 11, 0, 0, 01, 10. The addressable memory RAM has p + 1 = 4 memory blocks, which are addressed with the addresses OO, 01, 10, 11. Each memory block has m-1 = 2 memory cells. For example, the first block has the two memory cells a00 and bOO. With the help of the clock sensor TG2, a signal R / W is derived, which with R / W = 1 determines a read phase and with R / W = 0 a write phase.

I beroende av denna signal R/W utläses sålunda informationer ur de med den ifrågavarande adressen ADR2 adresserade minnescellerna eller 10 15 20 25 30 35 NO 7å803319~8 inskrives ínformationer i de ifrågavarande adresserade minnescellerna.Depending on this signal R / W, information is thus read out from the memory cells addressed to the address ADR2 or or information is written into the memory cells in question.

Mellanlagringsminnet ZSP1 övertager informationer vid de positiva pulskanterna i taktsignalen TW. Minnescellen aa lagrar något tidsför- dröjt tidsmultiplexsignalen E. Det antages att de i minnescellerna bb och cc övertagna informationerna till en början icke är kända.The intermediate storage memory ZSP1 takes over information at the positive pulse edges in the clock signal TW. The memory cell aa stores a time-delayed time division multiplex signal E. It is assumed that the information taken over in the memory cells bb and cc is not known at first.

Vid tidpunkten t1 börjar en skrivfas, så att med ADR2=O1 den i minnescellen aa lagrade biten 1H övertages i minnescellen aO1 och den i minnescellen bb lagrade biten X övertages i minnescellen bO1. Dessa värden förblir lagrade i minnescellarna aO1 resp. bO1 fram till tid- punkten t9, vid vilken adressen ADR2=O1 utpekas, så att bitarna 18 respektive 14 övertages i minnescellerna aO1 resp. bO1. Minnescellen aO1 lagrar sålunda var fjärde bit, särskilt bitarna 1U, 18, 22,_26.At time t1 a write phase begins, so that with ADR2 = O1 the bit 1H stored in the memory cell aa is taken over in the memory cell aO1 and the bit X stored in the memory cell bb is taken over in the memory cell bO1. These values remain stored in the memory cells aO1 resp. bO1 up to the time t9, at which the address ADR2 = O1 is designated, so that the bits 18 and 14, respectively, are taken over in the memory cells aO1 resp. bO1. Thus, the memory cell aO1 stores every fourth bit, especially the bits 1U, 18, 22, _26.

Vid tidpunkten t3 startar ånyo en skrivfas, med avseende på adressen ADR2=10, så att i minnescellerna a1O resp. b10 bitarna K1 resp. X övertages. Även vid dessa fall övertages var fjärde bit, så att min- nescellen a1O i tur och ordning lagrar identifieringsbitarna K1, K2, K3, medan minnescellen b10 i tur och ordning lagrar bitarna X, K1, K2.At time t3 a write phase starts again, with respect to the address ADR2 = 10, so that in the memory cells a1O resp. b10 bits K1 resp. X is taken over. Even in these cases, every fourth bit is taken over, so that the memory cell a1O in turn stores the identification bits K1, K2, K3, while the memory cell b10 in turn stores the bits X, K1, K2.

Vid tidpunkten t5 anges adressen ADR2=11, så att minnescellen a11 övertager biten 16 och minnescellen b11 biten X. Vid tidpunkten t7 utpekas adressen ADR2=00, så att informationer övertages i minnes- blocket OO, såsom mínnescellerna a00 och bOO visar.At time t5 the address ADR2 = 11 is specified, so that memory cell a11 takes over bit 16 and memory cell b11 bit X. At time t7 the address ADR2 = 00 is designated, so that information is taken over in memory block OO, as memory cells a00 and bOO show.

Minnescellen bb övertager de ifrågavarande adresserade informa- tionerna ur cellerna aO0, aO1, a10, a11 och minnescellen cc övertager informationerna ur de ifrågavarande adresserade minnescellerna bOO, b01,åb10, b11. Dessa informationsövertagningar åstadkommas med hjälp av de positiva pulskanterna i taktsignalen TH vid tidpunkterna t2, tü, t6, t8, t10, t12, t1H, t16, t18. Exempelvis är vid tidpunkten t8 adressen ADR2=01 inställd, så att biten 14 i minnescellen aO1 över- tages i minnescellen bb. På liknande sätt övertages vid tidpunkten t16 minnescellens bO1 bit 14 i minnescellen cc. Väsentligt är därvid att från tidpunkten t18 till tidpunkten t2O identifieringsbitarna K3, K2, K1 är lagrade i minnescellerna aa, bb, cc. Dessa är exakt de identi- fieringsbitar, som bildar synkroniseringsordet. hed hjälp av avkodaren DC detekteras detta synksoniseringsord och indikeras med signalen T7 vid tidpunktentdt t18. Med signalerna T7 och TS och med hjälp av ett OCH-element U2 erhålles en signal T3, som markerar början av den nya tidsmultiplexramen vid begynnelsen av biten 24. Med denna signal T3 återställs vid behov den i fig. 1 visade adressgivaren AG1, så att den från dessa tidpunkter på nytt börjar med utmatningen av adresser- na ADR1. Därmed är tidsmultiplexramen synkroniserad. Med hjälp av ett 10 15 20 25 30 35 NO 7803339-8 dekompressionssteg DK alstras en signal F, som endast innehåller databitarna 12, 13, 1H, 16, 17, 18, 20 ..., men icke identifierings- bitarna 1<1, 1<2, Ks. i Pig. 4 visar ett utföringsexempel på den i fig. 3 markerade av- kodaren DC. Ett fast minne FSP1 avger ständigt synkroniseringsordet K3, K2, K1 till en jämförare VG1, som kontinuerligt jämför de från mellanlagringsminnet ZSP1 avgivna orden med synkroniseringsordet och som vid likhet avger signalen T7.The memory cell bb takes over the addressed information from the cells aO0, aO1, a10, a11 and the memory cell cc takes over the information from the addressed memory cells bOO, b01, oop10, b11. These information transmissions are effected by means of the positive pulse edges in the clock signal TH at the times t2, tü, t6, t8, t10, t12, t1H, t16, t18. For example, at time t8, the address ADR2 = 01 is set, so that bit 14 in the memory cell aO1 is taken over in the memory cell bb. Similarly, at time t16, bit 14 of the memory cell bO1 is taken over in the memory cell cc. It is essential then that from time t18 to time t2O the identification bits K3, K2, K1 are stored in the memory cells aa, bb, cc. These are exactly the identification bits that form the synchronization word. With the aid of the decoder DC, this sync word is detected and indicated by the signal T7 at time t18. With the signals T7 and TS and by means of an AND element U2 a signal T3 is obtained, which marks the beginning of the new time division multiplex frame at the beginning of the bit 24. With this signal T3 the address sensor AG1 shown in Fig. 1 is reset if necessary, so that it from these times begins again with the output of the addresses ADR1. Thus, the time division multiplex frame is synchronized. By means of a decompression step DK a signal F is generated, which contains only the data bits 12, 13, 1H, 16, 17, 18, 20 ..., but not the identification bits 1 <1 , 1 <2, Ks. and Pig. Fig. 4 shows an embodiment of the decoder DC marked in Fig. 3. A fixed memory FSP1 constantly outputs the synchronization word K3, K2, K1 to a comparator VG1, which continuously compares the words emitted from the intermediate storage memory ZSP1 with the synchronization word and which similarly outputs the signal T7.

Pig. 5 visar ett ytterligare utföringsexempel på den i fig. 3 markerade avkodaren DC. Étt adresserbart fast minne ROM1 är därvid så inställt, att det avger signalen T7 endast i det fallet att synkro- níseringsordet avges från mellanlagringsminnet ZSP1.Pig. Fig. 5 shows a further embodiment of the decoder DC marked in Fig. 3. One addressable fixed memory ROM1 is then set so that it emits the signal T7 only in the case that the synchronization word is output from the intermediate storage memory ZSP1.

Pig. 7 visar ett synkroniseringsorgan SE/2 såsom utföringsexempel på det i fig. 1 visade synkroniseringsorganet SE. Det antages nu att några av identifieringsbitarna, exempelvis s=3 identifieringsbitar ut- nyttjas för karakterisering av synkroniseringsordet, medan de övriga m-s identifieríngsbitarna används för överföring av extra informationer.Pig. Fig. 7 shows a synchronizing means SE / 2 as an exemplary embodiment of the synchronizing means SE shown in Fig. 1. It is now assumed that some of the identification bits, for example s = 3 identification bits, are used for characterizing the synchronization word, while the other m-s identification bits are used for transmitting extra information.

Verkningssättet för det i fig. 7 visade synkroníseringsorganet kommer nu att förklaras närmare i anslutning till de i fig. 8 visade tidsdia- grammen.The mode of operation of the synchronizing means shown in Fig. 7 will now be explained in more detail in connection with the time diagrams shown in Fig. 8.

Pig. 8 visar överst tidsmultiplexsignalen E, vid vilken efter alltid p=3 bitar en identifieringsbit K1, K2, K3, K4, K5 uppträder.Pig. 8 shows at the top the time division multiplex signal E, at which after always p = 3 bits an identification bit K1, K2, K3, K4, K5 appears.

Inom tidsmultiplexramen r överförs sålunda m=5 grupper av bitar, som vardera bildas av tre bitar och en identifieringsbit. Denna tidsmul- tiplexsignal E skulle kunna motsvara en av de i fig. 2 visade tids- multiplexsignalerna D/1, D/2, D/3. Det antages att synkroniserings- ordet bildas av identifieringsbitarna K3, KH, KS. Detta synkroniserings- ord K3, KU, KS infogas sålunda på sändningssidan i tidsmultiplexsignalen D och är sålunda konstant i tidsmultiplexsignalen E. I motsats därtill antages att identifieringsbitarna K1 och K2 kan antaga olika binärvärden och att med hjälp av dessa binärvärden informationer, som är relaterade till driften av systemet, kan överföras från sändningssidan till mot- tagningssidan. Den i fig. 7 visade adressgivaren AG2, taktgivaren TG2, minnet RAM, mellanlagringsminnet ZSP1 och avkodaren DC tjänar, såsom ovan beskrivits, till detektering av synkroniseringsordet och till alstring av signalen T3. Det erfordras emellertid nu extra organ för att identifiera identifíeringsbitarna K1 och K2 och överföra dem till separata ledningar.Thus, within the time division multiplex frame r, m = 5 groups of bits are transmitted, each of which is formed by three bits and an identification bit. This time division multiplex signal E could correspond to one of the time division multiplex signals D / 1, D / 2, D / 3 shown in Fig. 2. It is assumed that the synchronization word is formed by the identification bits K3, KH, KS. This synchronization word K3, KU, KS is thus inserted on the transmission side in the time division signal D and is thus constant in the time division signal E. In contrast, it is assumed that the identification bits K1 and K2 can assume different binary values and that by means of these binary values information related to operation of the system, can be transferred from the transmission side to the reception side. The address sensor AG2, the clock sensor TG2, the memory RAM, the intermediate storage memory ZSP1 and the decoder DC shown in Fig. 7 serve, as described above, to detect the synchronization word and to generate the signal T3. However, additional means are now required to identify the identification bits K1 and K2 and transmit them to separate lines.

Pig. 8 visar ånyo i mindre skala signalerna TH och T7 samt adres- serna ADR2, vilka enligt fig. 7 tillförs till adressminnet AS, vilket 10 15 20 25 7803319-8 av adresserna OO, 01, 10, 11 exakt lagrar den som uppträder under den positiva pulskanten i signalen T7. Vid det föreliggande utfö- ringsexemplet lagrar adressminnet AS adressen 10 och avger den såsom adress ADR3. Jämföraren VG2 jämför kontinuerligt adresserna ADR2 och ADR3 och vid likhet mellan dessa båda adresser avger den en jämfö- relsepuls V. Dessa jämförelsepulser V karakteriserar sålunda de tid- punkter vid vilka identifieringsbitarna K1 och K2 uppträder. Dessa jämförelsepulser V tillförs såsom räknepulser till en binär-räknare AG4, som verkar såsom en adressgivare och avger adresserna ADRH. Med signalen T3 âterställs adressgivaren AGH till sin begynnelseräkne- ställning, så att den avger adressen ADRU=OOO. Med den negativa kan- ten hos nästa jämförelsepuls V utlöses adressen ADRH=0O1. Med hjälp av avkodarna DCOO0 resp. DCOO1 avkodas adresserna ADR4 och de i fíg. 8 markerade avkodarsignalerna avges. Ett OCH-element UO mottager på ingångssidan signalerna DCOOO, en jämförelsepuls V och signalen TG, så att den med UO betecknade signalen uppträder samtidigt med identi- fieringsbiten K1. På liknande sätt karakteriserar signalen U1 den andra identifieringsbiten K2. Med signalerna UO resp. U1 aktiveras de bistabila vipporna KSO resp. KS1, så att med dessa vippor de samti- digt föreliggande bitarna i signalen E lagras och via utgângarna på dessa vippor ídentifieringsbitarna K1 resp. K2 avges. De ledningar, via vilka dessa identifieringsbitar K1 resp. K2 avges, kan exempel- vis vara förbundna med larmanordningar, så att med hjälp av dessa identifieringsbitar larmmeddelanden kan överföras från sändníngssidan till mottagningssidan.Pig. 8 again shows on a smaller scale the signals TH and T7 as well as the addresses ADR2, which according to Fig. 7 are supplied to the address memory AS, which of the addresses 00, 01, 10, 11 exactly stores the one which appears during the positive pulse edge in the signal T7. In the present embodiment, the address memory AS stores the address 10 and outputs it as the address ADR3. The comparator VG2 continuously compares the addresses ADR2 and ADR3 and, in the case of similarity between these two addresses, it emits a comparison pulse V. These comparison pulses V thus characterize the times at which the identification bits K1 and K2 occur. These comparison pulses V are applied as counting pulses to a binary counter AG4, which acts as an address transmitter and outputs the addresses ADRH. The signal T3 resets the address sensor AGH to its initial calculation so that it outputs the address ADRU = OOO. With the negative edge of the next comparison pulse V, the address ADRH = 0O1 is triggered. With the help of the decoders DCOO0 resp. DCOO1 decodes the addresses ADR4 and those in fig. 8 decoder signals are output. An AND element UO receives on the input side the signals DCOOO, a comparison pulse V and the signal TG, so that the signal denoted by UO appears simultaneously with the identification bit K1. Similarly, the signal U1 characterizes the second identification bit K2. With the signals UO resp. U1 activates the bistable flip-flops KSO resp. KS1, so that with these flip-flops the co-present bits in the signal E are stored and via the outputs on these flip-flops the identification bits K1 resp. K2 is emitted. The wires, via which these identification pieces K1 resp. K2 is emitted, may for example be connected to alarm devices, so that with the aid of these identification bits alarm messages can be transmitted from the transmission side to the reception side.

Claims (2)

7803319-8 Patentkrav7803319-8 Patent claims 1. Anordning för utvärdering av identifieringsbitar på en mot- tagningssida och för ramsynkronisering av ett tidsmultiplexsystem med hjälp av förutbestämda synkroniseringsord med vardera s bitar, med an- vändning av en tidsmultiplexsignal, som alltid efter p bitar innehål- ler en identifieringsbit och per tidsmultiplexram innehåller m identi- fieringsbitar, av vilka s identifieringsbitar bildar synkroniserings- ordet, med en första taktgivare, som alstrar en bittaktsignal, med en första adressgivare, som alstrar adresser av ett första slag och med dessa styr en demultiplexor, med ett på mottagningssidan anordnat syn- kroniseringsorgan, som med hjälp av en av synkroniseringsordet aktive- rad avkodare återställer den första adressgivaren vid början av tids- multiplexramen, samt med flera buffertminnen, vilka styrs med hjälp av demultiplexorn och via vilka enskilda bitar i tidsmultiplexsignalen tillförs till tillhörande datasamlare, k ä n n e t e c k n a d av att det på mottagningssidan anordnade synkroniseringsorganet (SE) innefat- tar en andra adressgivare (AG2), som alstrar p+1 adresser av ett andra slag (ADR2), vilka uppträder ungefär samtidigt med de enskilda bitarna i tidsmultiplexsignalen (E); att synkroniseringsorganet (SE) innefattar ett adresserbart minne (RAM) med p+1 minnesblock om vardera m-1 min- nesceller; att en andra taktgivare (TG2) är anordnad, vilken under varaktigheten av de enskilda bitarna i tidsmultiplexsignalen (E) alstrar en binär läs/skrivsignal (R/W), som per bit fastställer en inläsningsfas och en utläsningsfas i minnet (RAM); att ett mellan- lagringsminne (ZSP1) är anordnat, som har s minnesceller (aa, bb, cc); att tidsmultiplexsignalen (E) på ingångssidan tillförs till en första minnescell (aa) i mellanlagringsminnet (ZSP1); att de andra minnes- cellerna (bb, cc) i mellanlagringsminnet (ZSP1) på ingångssidan är an- slutna till utgångar frán minnet (RAM); att utgångarna från de första s-1 minnescellerna (aa, bb) i mellanlagringsminnet är anslutna till ingångar (a, b) på minnet (RAM); och att utgångarna från mellanlag- ringsminnets (ZSP1) minnesceller är anslutna till avkodaren (DC) (fig. 1, 3, 7). _Device for evaluating identification bits on a reception page and for frame synchronization of a time division multiplex system by means of predetermined synchronization words with each s bits, using a time division multiplex signal, which always contains an identification multipram after p bits and contains a time multiplex identification bits, of which identification bits form the synchronizing word, with a first clock transmitter generating a bit rate signal, with a first address transmitter generating addresses of a first kind and with these controlling a demultiplexer, with a signal arranged on the receiving side. synchronizing means, which by means of a decoder activated by the synchronizing word resets the first address transmitter at the beginning of the time multiplex frame, and with several buffer memories, which are controlled by means of the demultiplexer and via which individual bits in the time multiplex signal are supplied to associated data collectors. of that on the reception side a the north synchronizing means (SE) comprises a second address transmitter (AG2), which generates p + 1 addresses of a second kind (ADR2), which occur approximately simultaneously with the individual bits in the time division multiplex signal (E); that the synchronizing means (SE) comprises an addressable memory (RAM) with p + 1 memory blocks of each m-1 memory cells; that a second clock sensor (TG2) is provided, which during the duration of the individual bits in the time division multiplex signal (E) generates a binary read / write signal (R / W), which determines one read phase and one read phase in the memory (RAM); that an intermediate storage memory (ZSP1) is provided, which has s memory cells (aa, bb, cc); that the time division multiplex signal (E) on the input side is applied to a first memory cell (aa) in the intermediate storage memory (ZSP1); that the other memory cells (bb, cc) in the intermediate storage memory (ZSP1) on the input side are connected to outputs from the memory (RAM); that the outputs of the first s-1 memory cells (aa, bb) in the cache memory are connected to inputs (a, b) on the memory (RAM); and that the outputs of the cache memory cells (ZSP1) are connected to the decoder (DC) (Figs. 1, 3, 7). _ 2. Anordning enligt kravet 1 för att på en mottagningssida ut- värdera de m-s identifieringsbitar, som förutom de s identifierings- bitarna i synkroniseringsordet uppträder under varaktigheten av tids- multiplexramen, k ä n n e t e c k n a d av att det på mottagninge- sidan anordnade synkroniseringsorganet (SE) såsom tredje adressgivare innefattar ett adressminne (AS), till vilket adresserna av det andra slaget (ADR2) tillförs, vilket lagrar de adresser av det andra slaget 7805319-8 10 (ADR2), som uppträder vid aktiveringen av avkodaren (DC), och vil- ket via sina utgångar avger den ifrågavarande lagrade adressen så- som adresser av ett tredje slag (ADR3); att en jämförare (VG2) är anordnad, som kontinuerligt jämför adresserna av det andra slaget (ADR2) med adresserna av det tredje slaget (ADR3) och vid likhet mellan dessa adresser avger jämförelsepulser (V); att såsom fjärde adressgivare (AGU) en binärräknare är anordnad, till vilken jämfö- relsepulserna tillförs såsom räknepulser, vilkens räkneställning indikeras med adresser av ett fjärde slag (ADRH) och vilken åter- ställs vid aktiveringen av avkodaren (DC); att m-s ytterligare av: kodare (DCOOO, DCOO1) är anordnade, vilka vardera aktiveras av en av adresserna av det fjärde slaget (ADRH) och vardera avger en av- kodarsignal; och att m-s kopplingselement (U0, U1) är anordnade och vardera tillordnade till en av de m-s ytterligare avkodarna (DCOOO, DCOO1), varvid till kopplingselementens ingångar bittaktsignalen (TU), jämförelsesignalen (V) och en tillhörande avkodarsignal är tillförda, och varvid kopplingselementens utgångssignaler indikerar de enskilda m-s identifieríngsbitarna (fig. 7, 8).Device according to claim 1 for evaluating on a reception page the ms identification bits which, in addition to the s identification bits in the synchronization word, occur during the duration of the time multiplex frame, characterized in that the synchronizing means (SE) arranged on the reception side as a third address transmitter comprises an address memory (AS), to which the addresses of the second type (ADR2) are applied, which stores the addresses of the second type (ADR2) which occur during the activation of the decoder (DC), and which via its outputs, it delivers the stored address in question as addresses of a third kind (ADR3); that a comparator (VG2) is provided, which continuously compares the addresses of the second type (ADR2) with the addresses of the third type (ADR3) and emits comparison pulses (V) at similarity between these addresses; that as a fourth address sensor (AGU) a binary counter is arranged, to which the comparison pulses are applied as counting pulses, the counting of which is indicated by addresses of a fourth type (ADRH) and which is reset when the decoder (DC) is activated; that m-s further of: encoders (DCOOO, DCOO1) are arranged, each of which is activated by one of the addresses of the fourth type (ADRH) and each emits a decoder signal; and that the ms switching elements (U0, U1) are arranged and each assigned to one of the ms further decoders (DCOOO, DCOO1), the bit rate signal (TU), the comparison signal (V) and an associated decoder signal being applied to the inputs of the switching elements, and the switching element being output signals indicate the individual ms identification bits (Figs. 7, 8).