RU2553089C2 - Устройство синхронизации рекуррентной последовательностью с функцией выделения зачетных импульсов в скользящем окне - Google Patents

Abstract

Изобретение относится к технике передачи дискретной информации и предназначено для синхронизации рекуррентной последовательностью (РкП). Технический результат заключается в повышении вероятности правильной синхронизации при снижении качества канала связи одновременно с низкими вероятностями ложной синхронизации и пропуска синхропосылки. Такой результат достигается за счет применения механизма анализа зачетных импульсов в скользящем окне на РкП. Для этого устройство синхронизации РкП дополнительно содержит запоминающее устройство на (m-c) бит, схему сравнения, ключ, две линии задержки на (m-c) и 2(m-c) бит. 1 ил.

Description

Изобретение относится к радиотехнике, а именно к устройствам для синхронизации приемника с передатчиком с помощью принятых кодовых сигналов, и предназначено для передачи цифровой информации.

Аналогом является устройство, в авторском свидетельстве СССР №698145, H04L 7/02, опубликованном в 1979 году.

Недостатком данного аналога является сравнительно высокая вероятность пропуска синхропосылки при снижении качества канала связи.

Наиболее близким техническим решением является устройство, описанное в заявке на изобретение №2011131431/08 от 26.07.2011 г.

Известное устройство синхронизации рекуррентной последовательностью (РкП) содержит последовательно соединенные первую одноканальную линию задержки на один бит (ОЛЗ), на вход которой поступает входной сигнал, управляемый инвертор, первый ключ, линейный рекуррентный регистр (ЛРР) с обратными связями, блок сравнения, а также второй ключ, выход которого соединен со входом ЛРР с обратными связями, вторая ОЛЗ на один бит, выход которой соединен с первым входом второго ключа, а вход соединен с выходом ЛРР с обратными связями, другой выход которого подключен ко входу дешифратора, при этом на другой вход схемы сравнения поступает входной сигнал, детектор качества, на вход которого поступает входной сигнал, блок сложения, один из входов которого соединен с выходом детектора качества, а второй вход соединен с выходом блока сравнения, инвертор единиц, вход которого соединен с выходом блока сложения, счетчик нулей («0») на (m-с) совпадений, вход которого соединен с выходом инвертора единиц, а выход соединен с управляющим входом второго ключа и управляющим входом первого ключа, счетчик нулей («0») на с совпадений, один вход которого соединен с выходом блока сложения, а выход соединен с управляющим входом инвертора единиц, третий ключ, первый вход которого соединен с выходом блока сложения, управляющий вход соединен с выходом счетчика нулей («0») на с совпадений, а выход соединен с вторым входом управляемого инвертора, счетчик ошибок, первый вход которого соединен с выходом блока сложения, второй (управляемый) вход соединен с выходом счетчика нулей («0») на с совпадений, а выход соединен с управляемым входом счетчика нулей («0») на (m-c) совпадений и управляемым входом счетчика нулей («0») на с совпадений, запоминающее устройство выбора количества исправляемых ошибок, выход которого подключен к третьему входу устройства выбора допустимого количества исправляемых ошибок.

Принцип работы устройства-прототипа заключается в следующем. Формирование местной РкП на основе принятой осуществляется при помощи пропускания РкП из канала связи через первый ключ в ЛРР с обратными связями, где формируется местная РкП, которая затем поступает в блок сравнения. Одновременно на другой вход блока сравнения поступает РкП из канала связи.

В блоке сравнения происходит сравнение принимаемой и местной РкП, и при их совпадении выдаются нули на блок сложения, где производится операция логического сложения результатов предыдущего сравнения с сигналами от детектора качества канала связи. Если сигналы детектора качества канала связи отсутствуют, нули от блока сравнения через блок сложения поступают на счетчик «0» на с совпадений и после с совпадений в блоке сравнения сигнал счетчика «0» на с совпадений обнуляет счетчик ошибок, включает в работу инвертор «1» и замыкает третий ключ, после чего происходит заполнение счетчика «0» на (m-c) совпадений, когда он заполнится, он подает управляющий сигнал на первый и второй ключи, которые соответственно отключают ЛРР с обратными связями от канала и переводят формирование местной РкП в автономный режим. Переход в режим автономного формирования местной РкП влечет за собой выполнение операции выделения сигнала фазового пуска в дешифраторе, на который РкП поступает параллельным кодом из ЛРР с обратными связями. При этом выделение сигналов фазового пуска на приеме и передаче происходит синхронно. Таким образом, с совпадений в блоке сравнения означает условное безыскаженное заполнение ЛРР с обратными связями, контролируемое детектором качества канала связи, а при заполнении счетчика «0» на (m-c) совпадений безусловную синхронизацию ЛРР с обратными связями.

Если на входы блока сложения поступают сигналы «1» с детектора качества канала связи и блока сравнения, то ошибка фиксируется счетчиком ошибок, а сигнал «1» с блока сложения поступает на управляющий вход управляемого инвертора, который исправляет ошибку, находящуюся в этот момент во второй ОЛЗ на один бит.В инверторе «1» сигнал «1» преобразуется в «0» и подается на счетчик «0» на (m-c) совпадений, который обеспечивает после поступления (m-c) нулей выдачу сигнала на первый и второй ключи и переводит формирование местной РкП в автономный режим. Значение счетчика (m-c) нулей выбирается из диапазона 3n≥(m-c)≥n, где n - величина ЛРР с обратными связями. Если количество обнаруженных и исправленных ошибок, установленных в устройстве выбора количества исправляемых ошибок, превышает допустимый порог M, то счетчик ошибок формирует управляющий сигнал «Сброс» для счетчиков нулей на с совпадений и (m-c) совпадений и перехода ЛРР с обратными связями в автономный режим работы не происходит.

Если на входы блока сложения с детектора качества канала связи и блока сравнения поступают сигналы противоположных значений, то это приводит к запрету работы устройства синхронизации РкП и указывает на неисправность элементов устройства.

Существенным недостатком этого устройства является сравнительно высокие вероятности ложного фазирования или пропуска синхропосылки на канале связи с помехами из-за отсутствия механизма, обеспечивающего полный перебор зачетных отрезков ("окон") на РкП и их анализ.

Задачей изобретения является создание устройства синхронизации рекуррентной последовательностью с функцией выделения зачетных импульсов в скользящем окне, расширяющего возможность применения каналов связи с различной частотой следования ошибок при сохранении точности синхронизации, защиты от ложной синхронизации и пропуска синхропосылки.

Эта задача решается тем, что устройство синхронизации РкП с функцией исправления ошибок, содержащее первую одноканальную линию задержки на один бит (ОЛЗ1), управляемый инвертор, первый ключ, линейный рекуррентный регистр (ЛРР) с обратными связями, блок сравнения, а также второй ключ, выход которого соединен со входом ЛРР с обратными связями, вторую ОЛЗ на один бит, выход которой соединен с первым входом второго ключа, а вход соединен с выходом ЛРР с обратными связями, другой выход которого подключен ко входу дешифратора, при этом на другой вход схемы сравнения поступает входной сигнал, счетчик нулей («0») на с совпадений, третий ключ, на первый управляющий вход которого поступает сигнал с выхода счетчика нулей («0») на с совпадений, а выход соединен с вторым входом управляемого инвертора, счетчик ошибок и запоминающее устройство выбора количества исправляемых В ошибок, согласно изобретению дополнено запоминающим устройством на (m-c) бит, схемой сравнения, четвертым ключом, линией задержки на (m-c) бит, линией задержки на 2(m-c) бит.

Запоминающее устройство на (m-c) бит реализовано на нескольких 4-разрядных универсальных регистрах сдвига с параллельной или последовательной записью и параллельным или последовательным считыванием, первый разряд которого является JK-триггером, а остальные разряды построены на D-триггерах. При объединении входов J и К первый разряд превращается в D-триггер. При последовательной записи информация подается на объединенные входы J и К, на управляющий вход JOS напряжение логического «0», а при параллельном считывании информации с выходов регистра на вход JOP подается напряжение логической «1». Количество последовательно соединенных n-разрядных универсальных регистров сдвига выбирается таким, чтобы общее количество разрядов составляло (m-c) (Цифровые и аналоговые интегральные микросхемы: справочник / С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. - М.: Радио и связь, 1990. - 496 с.: ил. [1]) (тип ИМС: 564ИР9).

Схема сравнения реализована с помощью переключателей и (m-c)-разрядного компаратора, предназначенного для сравнения модулей двух (m-c)-разрядных чисел. К одному сравниваемому входу А подключается счетчик ошибок, а к (m-c)-разрядному входу В - переключатели, коммутацией которых обеспечивается выбор допустимого порога ошибок М. В случае когда А<В, соответственно, на первом и втором выходах компаратора устанавливается напряжение логического «1» [1] (тип ИМС: 564ИП2).

Четвертый ключ представляет собой одновходовый двунаправленный ключ, выполненный на МОП транзисторах p-типа, управляемых сигналами, поступающими на вход С ключа [1] (тип ИМС: 564КТ3).

Линия задержки на (m-c) бит выполнена на двухступенчатых синхронных D-регистрах, где по сигналу установки в нулевое состояние со счетчика числа на с совпадений счетчик начинает отсчет времени, равного времени прохождения (m-c) бит с синхронной частотой [1] (тип ИМС: 564ТМ2).

Линия задержки на 2(m-c) бит выполнена на двухступенчатых синхронных D-регистрах, где по сигналу установки в нулевое состояние с выхода линии задержки на (m-c) бит, счетчик начинает отсчет времени, равного времени прохождения 2(m-c) бит с синхронной частотой [1] (тип ИМС: 564ТМ2).

Счетчик ошибок представляет собой (m-c)-разрядный параллельный сумматор комбинационного типа, который с каждым синхронным тактом обеспечивает счет «1», поступающих из ЗУ на (m-с) бит, и сброс полученного значения [1] (тип ИМС: 564ИМ1).

К выходу из канала связи подключен вход последовательно соединенных ОЛЗ1, управляемый инвертор, первый ключ, линейный рекуррентный регистр (ЛРР) с обратными связями, блок сравнения, а также второй ключ, выход которого соединен со входом ЛРР с обратными связями, вторая ОЛЗ на один бит, выход которой соединен с первым входом второго ключа, а вход соединен с выходом ЛРР с обратными связями, другой выход которого подключен ко входу дешифратора, при этом на другой вход схемы сравнения поступает входной сигнал, счетчик нулей («0») на с совпадений, третий ключ, на первый управляющий вход которого поступает сигнал с выхода счетчика нулей («0») на с совпадений, а выход соединен с вторым входом управляемого инвертора, счетчик ошибок и запоминающее устройство выбора количества исправляемых В ошибок, вход которого соединен с выходом третьего ключа, а выход подключен к входу счетчика ошибок, схемой сравнения, на первый вход которой поступает сигнал со счетчика ошибок, ко второму входу подключается выход запоминающего устройства выбора количества исправляемых В ошибок, четвертый ключ, вход которого соединен с выходом схемы сравнения, выход соединен с управляемыми входами первого и второго ключей, вторым управляющим входом третьего ключа и управляющим входом счетчика «0» на с совпадений, первый управляющий вход соединен с выходом дешифратора сигнала, линией задержки на (m-c), вход которой соединен с выходом счетчика «0» на с совпадений, а выход соединен с вторым управляющим входом четвертого ключа, линией задержки на 2(m-c), вход которой соединен с выходом линии задержки на (m-c), а выход соединен с управляющим входом счетчика «0» на с совпадений и вторым управляющим входом третьего ключа. При этом выход блока сравнения соединен непосредственно с входами третьего ключа и счетчика «0» на с совпадений.

Перечисленная новая совокупность существенных признаков обеспечивает снижение вероятности пропуска синхропосылки на каналах связи с помехами и как следствие повышение вероятности правильной синхронизации за счет применения механизма полного перебора окон на РкП с анализом и выделением в них зачетных (неискаженных) импульсов.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие условию патентоспособности «новизна».

Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности «изобретательский уровень».

Заявляемое устройство поясняется чертежом, на котором показано: фиг.1 - структурная схема приемной стороны устройства синхронизации рекуррентной последовательностью с функцией выделения зачетных импульсов в скользящем окне.

Предложенное устройство содержит: первую ОЛЗ на один бит (1), управляемый инвертор (2), первый ключ (3), ЛРР с обратными связями (4), блок сравнения (5), вторую ОЛЗ на один бит (6), второй ключ (7), дешифратор (8), запоминающее устройство на (m-c) (9), схему сравнения (10), счетчик ошибок (11), счетчик нулей на с совпадений (12), третий ключ (13), четвертый ключ (14), линию задержки на (m-c) (15), запоминающее устройство (ЗУ) выбора количества исправляемых ошибок (16), линию задержки на 2(m-c) (17). К выходу из канала связи подключены последовательно первая ОЛЗ (1), управляемый инвертор (2), первый ключ (3), ЛРР с обратными связями (4), блок сравнения (5), а также последовательно включенные вторая ОЛЗ на один бит (6) и второй ключ (7), выход ключа (7) и вход второй ОЛЗ на один бит (6) соединены соответственно со входом и выходом ЛРР с обратными связями (4), другой выход ЛРР с обратными связями (4) подключен ко входу дешифратора (8), при этом на вход первой ОЛЗ на один бит (1), другой вход блока сравнения (5) подан входной сигнал, выход блока сравнения (5) соединен с входом счетчика нулей на с совпадений (12) и входом третьего ключа (13), выход которого соединен с входом запоминающего устройства на (m-c) (9) и вторым входом управляемого инвертора (2). Выход счетчика нулей на с совпадений (12) соединен с первым управляющим входом третьего ключа (13) и входом линии задержки на (m-c) (15), выход которой соединен с входом линии задержки на 2(m-c) (17) и первым управляющим входом четвертого ключа (14). Выход линии задержки на 2(m-c) (17) соединен с управляющим входом счетчика «0» на с совпадений (12) и вторым управляющим входом третьего ключа. Выход запоминающего устройства на (m-c) (9) соединен с входом счетчика ошибок (11), выход которого соединен с одним из входов схемы сравнения (10), к другому входу которой подключен выход запоминающего устройства выбора количества исправляемых ошибок (16). Выход схемы сравнения (10) соединен с входом четвертого ключа (14), управляющий вход которого соединен с выходом дешифратора (8), а выход соединен с управляющими входами первого ключа (3), второго ключа (7), третьего ключа (13) и управляющим входом счетчика «0» на с совпадений (12).

Величина счетчика «0» на с совпадений выбирается такой, чтобы при минимальном ее значении обеспечить контроль за безыскаженным заполнением ЛРР на приеме. Для этого величина с выбирается в пределах z+1<c<4÷6 разряда, где z - максимальное расстояние между значащими разрядами образующего полинома ЛРР с обратными связями (4).

Значение параметра М - выбираемого количества исправляемых ошибок в скользящем окне, которое устанавливается на запоминающем устройстве выбора количества исправляемых ошибок (16), зависит от расстояния Хемминга d₀. Так как каждый зачетный отрезок, выделяемый на РкП, - это (n; k) - код, имеющий минимальное кодового расстояния d₀, где n - длина кода, а k - длина информационной части кода, то М может выбираться в пределах 0≤М≤(m-c)(d0-1)/k без опасности повышения вероятности ложного фазирования, что подтверждают эксперименты, проведенные на имитационной модели.

Величина линии задержки на (m-с) бит (15) выбирается равной емкости запоминающего устройства на (m-c) бит (9) для оценки количества ошибок после проверки всех импульсов в первом скользящем окне. Величина линии задержки на 2(m-c) бит (17) определяет максимальную длину полосы анализа РкП, на которой выделяются зачетные импульсы в скользящем окне. Емкости 2(m-c) бит вполне достаточно для принятия решения о факте синхронизации.

Промышленное применение изобретения обусловлена тем, что оно может быть осуществлено с помощью современной элементной базы с достижением указанного в изобретении назначения.

Экспериментальная проверка характеристик устройства синхронизации РкП с функцией выделения зачетных импульсов в скользящем окне была выполнена на ЭВМ в среде объектно-ориентированного программирования Borland С++ Builder 6 и дала положительный результат.

Принцип работы предложенного устройства заключается в следующем.

Формирование местной РкП на основе принятой осуществляется при помощи пропускания РкП из канала связи через первый ключ (3) в ЛРР с обратными связями (4), где формируется местная РкП, которая затем поступает в блок сравнения (5). Одновременно на другой вход блока сравнения (5) поступает РкП из канала связи.

В блоке сравнения (5) происходит сравнение принимаемой и местной РкП, при их совпадении выдаются нули на счетчик «0» на с совпадений (12) и после с совпадений в блоке сравнения (5) сигнал счетчика «0» на с совпадений (12), замыкая третий ключ (13), включает в работу управляемый инвертор (2), который представляет собой сумматор по модулю 2, на один вход которого поступают импульсы входного сигнала, а на другой - результат сложения в блоке сравнения (5) импульса входного сигнала и импульса в цепи обратной связи ЛРР с обратными связями (4). Поток импульсов из блока сравнения (5) через третий ключ (13) поступает в запоминающее устройство на (m-c) (9), счетчик (11) на каждом такте вычисляет количество «1» в запоминающем устройстве на (m-c) (9) и полученное число передает на схему сравнения (10), которая сравнивает его с числом содержащихся в ЗУ выбора количества исправляемых ошибок (16). Если количество ошибок в «скользящем окне», соответствующее значению на выходе счетчика (11), оказывается меньше порогового, схема сравнения (10) вырабатывает сигнал, который через четвертый ключ (14) подается на управляющие входы первого и второго ключей (3) и (7), отключая ЛРР с обратными связями (4) от канала связи и включая его в автономный режим, кроме того, этот сигнал подается на второй управляющий вход третьего ключа (13), размыкая связь входа управляемого инвертора (2) и блока сравнения (5), этим же сигналом сбрасывается счетчик «0» на с совпадений (12). При этом четвертый ключ (14) замыкается сигналом управления, вырабатываемым счетчиком «0» на с совпадений (12), задержанным в ЛЗ на (m-c) бит (15). Этот же управляющий сигнал с выхода ЛЗ на (m-c) бит (15) поступает на вход линии задержки на 2(m-c) (17), которая определяет максимальную длину полосы анализа РкП, на которой выделяются зачетные импульсы в скользящем окне. Появившись на выходе линии задержки на 2(m-c) (17), управляющий сигнал сбрасывает счетчик «0» на с совпадений (12) и отключает третий ключ (13), размыкая связь входа управляемого инвертора (2) и блока сравнения (5).

Когда дешифратор сигналов (8) выделяет в ЛРР с обратными связями (4) искомую комбинацию, на его выходе формируется команда, размыкающая четвертый ключ (14). При условии выделения до этого момента схемой сравнения (10) сигнала, переводящего ЛРР с обратными связями (4) в автономный режим, принимается решение об успешном окончании процесса синхронизации.

Изобретение за счет реализации функции выделения зачетных импульсов в скользящем окне расширяет возможность применения каналов связи с различной частотой следования ошибок при сохранении точности синхронизации, защиты от ложной синхронизации и пропуска синхропосылки.

Claims (1)

1. Устройство синхронизации рекуррентной последовательностью (РкП) с функцией выделения зачетных импульсов в скользящем окне, содержащее последовательно соединенные первую одноканальную линию задержки (ОЛЗ) на один бит, управляемый инвертор, первый ключ, линейный рекуррентный регистр (ЛРР) с обратными связями, блок сравнения, а также второй ключ, выход которого соединен со входом ЛРР с обратными связями, вторую ОЛЗ на один бит, выход которой соединен с первым входом второго ключа, а вход соединен с выходом ЛРР с обратными связями, другой выход которого подключен ко входу дешифратора, при этом на другой вход схемы сравнения поступает входной сигнал, счетчик нулей («0») на с совпадений, третий ключ, на первый управляющий вход которого поступает сигнал с выхода счетчика нулей («0») на с совпадений, а выход соединен с вторым входом управляемого инвертора, счетчик ошибок и запоминающее устройство выбора количества исправляемых В ошибок, отличающееся тем, что выход блока сравнения соединен непосредственно с входами третьего ключа и счетчика «0» на с совпадений, а также введены запоминающее устройство на (m-c), вход которого соединен с выходом третьего ключа, а выход подключен к входу счетчика ошибок, схема сравнения, на первый вход которой поступает сигнал со счетчика ошибок, а к второму входу подключается выход запоминающего устройства выбора количества исправляемых В ошибок, четвертый ключ, вход которого соединен с выходом схемы сравнения, выход соединен с управляемыми входами первого и второго ключей, вторым управляющим входом третьего ключа и управляющим входом счетчика «0» на с совпадений, первый управляющий вход соединен с выходом дешифратора сигнала, линия задержки на (m-c), вход которой соединен с выходом счетчика «0» на с совпадений, а выход соединен со вторым управляющим входом четвертого ключа, линия задержки на 2(m-c), вход которой соединен с выходом линии задержки на (m-c), а выход соединен с управляющим входом счетчика «0» на с совпадений и вторым управляющим входом третьего ключа.