RU2762547C1 - Пороговый модуль - Google Patents
Пороговый модуль Download PDFInfo
- Publication number
- RU2762547C1 RU2762547C1 RU2021109209A RU2021109209A RU2762547C1 RU 2762547 C1 RU2762547 C1 RU 2762547C1 RU 2021109209 A RU2021109209 A RU 2021109209A RU 2021109209 A RU2021109209 A RU 2021109209A RU 2762547 C1 RU2762547 C1 RU 2762547C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- threshold
- output
- majority
- arguments
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
Настоящее техническое решение относится к области вычислительной техники. Технический результат заключается в расширении функциональных возможностей, заключающихся в обеспечения реализации пороговой функции с единичными весами аргументов и порогом n-3, зависящей от n аргументов – входных двоичных сигналов, при n=9. Технический результат достигается за счёт порогового модуля, который содержит элемент 2И 1, элемент 2ИЛИ 2, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 31, …, 34и мажоритарные элементы 41, …, 45.2 табл., 1 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано при построении средств автоматики, функциональных узлов систем управления и др.
Известны пороговые модули (см., например, патент РФ 2710877, кл. G06F 7/57, 2020 г.), которые реализуют пороговую функцию с единичными весами аргументов и порогом n-3, зависящую от n аргументов – входных двоичных сигналов, при n=7.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных пороговых модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка девяти входных сигналов.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип пороговый модуль (патент РФ 2700554, кл. G06F 7/57, 2019 г.), который содержит элемент 2И, элемент 2ИЛИ, пять мажоритарных элементов и реализует пороговую функцию с единичными весами аргументов и порогом n-3, зависящую от n аргументов – входных двоичных сигналов, при n=7.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка девяти входных сигналов.
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации пороговой функции с единичными весами аргументов и порогом n-3, зависящей от n аргументов – входных двоичных сигналов, при n=9.
Указанный технический результат при осуществлении изобретения достигается тем, что в пороговом модуле, содержащем элемент 2И, элемент 2ИЛИ и пять мажоритарных элементов, второй, третий входы четвертого мажоритарного элемента соединены соответственно с выходами второго, третьего мажоритарных элементов, особенность заключается в том, что в него дополнительно введены четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, i-й вход j-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход элемента 2ИЛИ, i-й вход и выход пятого мажоритарного элемента соединены соответственно с i-м входом j-го мажоритарного элемента, первым входом элемента 2И, выходом i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом элемента 2ИЛИ, выход четвертого мажоритарного элемента, первый вход и выход четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с вторым входом элемента 2И, выходом первого мажоритарного элемента и вторым входом элемента 2ИЛИ, а первый, второй, третий входы i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выход элемента 2И соединены соответственно с (3×i-2)-м, (3×i-1)-м, (3×i)-м входами и выходом порогового модуля.
На чертеже представлена схема предлагаемого порогового модуля.
Пороговый модуль содержит элемент 2И 1, элемент 2ИЛИ 2, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 31, …, 34 и мажоритарные элементы 41, …, 45, причем i-й вход элемента 3j и i-е входы элементов 34, 45 соединены соответственно с i-м входом элемента 4j и выходами элементов 4i, 3i·, первый, второй входы элемента 1 и первый, второй входы элемента 2 подключены соответственно к выходам элементов 2, 44 и 45, 34, а первый, второй, третий входы элемента 3i и выход элемента 1 соединены соответственно с (3×i-2)-м, (3×i-1)-м, (3×i)-м входами и выходом порогового модуля.
Работа предлагаемого порогового модуля осуществляется следующим образом. На его первый, …, девятый входы подаются соответственно двоичные сигналы x1, …, х9 ∈{0,l}. В представленных ниже табл. 1 и табл. 2 приведены соответственно значения внутренних сигналов у2×i-1 , y2×i предлагаемого порогового модуля, полученные для всех возможных наборов значений сигналов х3×i-2, x3×i-1, x3×i, и значения его выходного сигнала Z, полученные для всех возможных наборов значений сигналов у1, …, у6.
Согласно табл. 1, табл. 2 имеем
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый пороговый модуль обладает более широкими по сравнению с прототипом функциональными возможностями, так как реализует пороговую функцию с единичными весами аргументов и порогом n-3, зависящую от n аргументов - входных двоичных сигналов, при n=9.
Claims (1)
- Пороговый модуль, содержащий элемент 2И, элемент 2ИЛИ и пять мажоритарных элементов, причем второй, третий входы четвертого мажоритарного элемента соединены соответственно с выходами второго, третьего мажоритарных элементов, отличающийся тем, что в него дополнительно введены четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, i-й вход j-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход элемента 2ИЛИ, i-й вход и выход пятого мажоритарного элемента соединены соответственно с i-м входом j-го мажоритарного элемента, первым входом элемента 2И, выходом i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом элемента 2ИЛИ, выход четвертого мажоритарного элемента, первый вход и выход четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с вторым входом элемента 2И, выходом первого мажоритарного элемента и вторым входом элемента 2ИЛИ, а первый, второй, третий входы i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выход элемента 2И соединены соответственно с (3×i-2)-м, (3×i-1)-м, (3×i)-м входами и выходом порогового модуля.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2021109209A RU2762547C1 (ru) | 2021-04-02 | 2021-04-02 | Пороговый модуль |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2021109209A RU2762547C1 (ru) | 2021-04-02 | 2021-04-02 | Пороговый модуль |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2762547C1 true RU2762547C1 (ru) | 2021-12-21 |
Family
ID=80039246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2021109209A RU2762547C1 (ru) | 2021-04-02 | 2021-04-02 | Пороговый модуль |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2762547C1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2809477C1 (ru) * | 2023-03-22 | 2023-12-12 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Пороговый модуль для реализации пороговой функции с единичными весами аргументов и порогом три |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3584205A (en) * | 1968-10-14 | 1971-06-08 | Ibm | Binary arithmetic and logic manipulator |
JP3555110B2 (ja) * | 2001-02-15 | 2004-08-18 | 日本電信電話株式会社 | 論理関数機能再構成可能集積回路および再構成方法 |
RU2472209C1 (ru) * | 2012-02-08 | 2013-01-10 | Закрытое акционерное общество "ИВЛА-ОПТ" | Логический модуль |
RU2610678C1 (ru) * | 2015-11-24 | 2017-02-14 | Олег Александрович Козелков | Универсальный логический модуль |
RU2700554C1 (ru) * | 2018-09-20 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
-
2021
- 2021-04-02 RU RU2021109209A patent/RU2762547C1/ru active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3584205A (en) * | 1968-10-14 | 1971-06-08 | Ibm | Binary arithmetic and logic manipulator |
JP3555110B2 (ja) * | 2001-02-15 | 2004-08-18 | 日本電信電話株式会社 | 論理関数機能再構成可能集積回路および再構成方法 |
RU2472209C1 (ru) * | 2012-02-08 | 2013-01-10 | Закрытое акционерное общество "ИВЛА-ОПТ" | Логический модуль |
RU2610678C1 (ru) * | 2015-11-24 | 2017-02-14 | Олег Александрович Козелков | Универсальный логический модуль |
RU2700554C1 (ru) * | 2018-09-20 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2809477C1 (ru) * | 2023-03-22 | 2023-12-12 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Пороговый модуль для реализации пороговой функции с единичными весами аргументов и порогом три |
RU2812688C1 (ru) * | 2023-08-11 | 2024-01-31 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Пороговый модуль |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2701461C1 (ru) | Мажоритарный модуль | |
RU2700554C1 (ru) | Мажоритарный модуль | |
RU2704735C1 (ru) | Пороговый модуль | |
RU2703675C1 (ru) | Логический преобразователь | |
RU2762547C1 (ru) | Пороговый модуль | |
RU2700553C1 (ru) | Мажоритарный модуль | |
RU2621376C1 (ru) | Логический модуль | |
RU2714216C1 (ru) | Пороговый модуль | |
RU2710877C1 (ru) | Мажоритарный модуль | |
RU2812272C1 (ru) | Пороговый модуль | |
RU2812688C1 (ru) | Пороговый модуль | |
RU2676888C1 (ru) | Логический модуль | |
RU2776923C1 (ru) | Мажоритарный модуль | |
RU2700555C1 (ru) | Мажоритарный модуль | |
RU2812700C1 (ru) | Пороговый модуль | |
RU2776920C1 (ru) | Логический модуль | |
RU2757821C1 (ru) | Пороговый модуль | |
RU2775573C1 (ru) | Мажоритарный модуль | |
RU2787338C1 (ru) | Логический преобразователь | |
RU2778677C1 (ru) | Мажоритальный модуль | |
RU2778677C9 (ru) | Мажоритарный модуль | |
RU2812760C1 (ru) | Пороговый модуль | |
RU2768627C1 (ru) | Логический преобразователь | |
RU2778678C1 (ru) | Логический модуль | |
RU2700550C1 (ru) | Логический модуль |