RU2444086C2 - Semiconductor structure of logical element and-not - Google Patents
Semiconductor structure of logical element and-not Download PDFInfo
- Publication number
- RU2444086C2 RU2444086C2 RU2010119553/28A RU2010119553A RU2444086C2 RU 2444086 C2 RU2444086 C2 RU 2444086C2 RU 2010119553/28 A RU2010119553/28 A RU 2010119553/28A RU 2010119553 A RU2010119553 A RU 2010119553A RU 2444086 C2 RU2444086 C2 RU 2444086C2
- Authority
- RU
- Russia
- Prior art keywords
- transistor
- logical
- type
- conductivity
- emitter
- Prior art date
Links
Images
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
Description
Изобретение относится к полупроводниковой микроэлектронике и наноэлектронике и может быть использовано при создании логических интегральных схем с элементами нанометровых размеров.The invention relates to semiconductor microelectronics and nanoelectronics and can be used to create logical integrated circuits with elements of nanometer sizes.
Известна комплементарная биполярная схема И-НЕ, содержащая первый и второй логический транзистор первого типа проводимости и первый и второй инжектирующие транзисторы второго типа проводимости, а также подложку первого типа проводимости (Патент РФ №2073935, МПК H01L 27/04, опубликован 20.02.1997).Known complementary bipolar circuit AND NOT containing the first and second logical transistor of the first type of conductivity and the first and second injection transistors of the second type of conductivity, as well as the substrate of the first type of conductivity (RF Patent No. 2073935, IPC H01L 27/04, published 02.20.1997) .
Недостатками известного устройства являются:The disadvantages of the known device are:
1. Низкое быстродействие за счет реализации схемы с помощью эпитоксиально-планарной технологии и с использованием транзисторной схемотехники, предполагающей при технологической реализации наличие изолирующих коллекторных карманов для транзисторов.1. Low speed due to the implementation of the circuit using epitoxial-planar technology and using transistor circuitry, which assumes the technological implementation of the presence of insulating collector pockets for transistors.
2. Низкая информационная плотность, за счет формирование транзисторных эффектов в изолирующих коллекторных карманов.2. Low information density due to the formation of transistor effects in insulating collector pockets.
3. Повышенная мощность потребления вследствие использования полупроводниковой подложки, что приводит к потреблению дополнительной мощности паразитным р-n-р-транзистором, сформированным подложкой - коллектором и базой транзисторов.3. Increased power consumption due to the use of a semiconductor substrate, which leads to the consumption of additional power by a parasitic pnp transistor formed by the substrate - the collector and the base of the transistors.
Техническая задача, на решение которой направлено предлагаемое изобретение, состоит в создании логической структуры И-НЕ нанометрового размера, обладающей повышенными быстродействием и информационной плотностью.The technical problem, the solution of which the invention is directed, consists in creating a logical structure AND-NOT nanometer-sized, with increased speed and information density.
Поставленная техническая задача решается тем, что полупроводниковая структура логического элемента И-НЕ, содержащая первый и второй логические транзисторы, первый и второй инжектирующие транзисторы и подложку, согласно изобретению выполнена наноразмерной, со ступенчатым профилем, содержит четыре коллектора, четыре базы и, по меньшей мере, четыре эмиттера, на подложке первого типа проводимости, являющейся коллектором второго логического транзистора и выполненной высотой не менее 15 нм, сформирована область базы второго логического транзистора второго типа проводимости, являющаяся коллектором второго инжектирующегося транзистора, в виде нанослоя высотой не менее 3 нм, на которой сформирована область эмиттера второго логического транзистора первого типа проводимости, являющаяся также базой второго инжектирующего транзистора, в виде нанослоя высотой не менее 3 нм, к которой подключен нулевой потенциал, на которой сформирована область эмиттера второго инжектирующего транзистора второго типа проводимости, являющаяся также эмиттером первого инжектирующего транзистора, в виде нанослоя высотой не менее 10 нм, к которой подключено питание, на ней сформирована область коллектора первого логического транзистора первого типа проводимости, являющаяся также базой первого инжектирующегося транзистора, в виде нанослоя высотой не менее 3 нм, на которой сформирована область базы первого логического транзистора, второго типа проводимости, являющаяся также коллектором первого инжектирующегося транзистора, в виде нанослоя высотой не менее 3 нм, на которой сформированы области первого и второго эмиттеров первого логического транзистора первого типа проводимости, в виде нанослоя высотой не менее 10 нм.The stated technical problem is solved in that the semiconductor structure of the AND gate, containing the first and second logic transistors, the first and second injection transistors and the substrate, according to the invention is made nanoscale, with a stepped profile, contains four collectors, four bases and at least , four emitters, on the substrate of the first type of conductivity, which is the collector of the second logical transistor and made at least 15 nm high, the base region of the second logical tra a second conductivity type resistor, which is the collector of the second injection transistor, in the form of a nanolayer with a height of at least 3 nm, on which an emitter region of the second logical transistor of the first type of conductivity is formed, which is also the base of the second injection transistor, in the form of a nanolayer with a height of at least 3 nm, to which a zero potential is connected, on which the emitter region of the second injection transistor of the second type of conductivity is formed, which is also the emitter of the first injection transistor , in the form of a nanolayer with a height of at least 10 nm, to which the power is connected, a collector region of the first logical transistor of the first type of conductivity is formed on it, which is also the base of the first injected transistor, in the form of a nanolayer with a height of at least 3 nm, on which the base region of the first logical a transistor of the second type of conductivity, which is also the collector of the first injected transistor, in the form of a nanolayer with a height of at least 3 nm, on which the regions of the first and second emitters of the first first transistor of the first type, in the form of a nanolayer with a height of at least 10 nm.
Технический результат, достижение которого обеспечивается реализацией всей заявленной совокупности существенных признаков, состоит в том, что создана новая тонкослойная логическая структура И-HE нанометровых размеров с вертикально ориентированными слоями, в которой рабочими переходами «база-эмиттер» и «база-коллектор» первого и второго логического и первого и второго логического инжектирующих транзисторов являются поверхностные переходы, которые обладают низкой мощностью потребления и наименьшими поверхностями переходов, что обеспечивает снижение потребляемой мощности и повышение быстродействия из-за снижения паразитных емкостей переходов.The technical result, the achievement of which is ensured by the implementation of the entire claimed set of essential features, consists in creating a new thin-layer logical structure of I-HE nanometer-sized with vertically oriented layers, in which the base-emitter and base-collector working transitions of the first and the second logical and the first and second logical injection transistors are surface transitions that have low power consumption and the smallest transition surfaces that both ensures, reduction of power consumption and improving performance due to lower parasitic junction capacitance.
Дополнительно: если в качестве подложки использовать диэлектрическую подложку, мощность потребления снизится еще за счет устранения паразитного транзистора, состоящего из полупроводниковой подложки второго типа проводимости, области первого типа проводимости, являющейся коллектором второго логического транзистора и области второго типа проводимости, являющейся базой второго логического транзистора и коллектором второго инжектирующегося транзистора.Additionally: if you use a dielectric substrate as a substrate, the power consumption will decrease due to elimination of the parasitic transistor consisting of a semiconductor substrate of the second type of conductivity, the region of the first type of conductivity, which is the collector of the second logic transistor, and the region of the second type of conductivity, which is the base of the second logic transistor and the collector of the second injection transistor.
Сущность заявляемого изобретения поясняется рисунками, гдеThe essence of the invention is illustrated by drawings, where
на фиг.1 приведена принципиальная обобщенная схема заявляемой логической структуры И-НЕ (вид спереди);figure 1 shows a schematic generalized diagram of the inventive logical structure AND-NOT (front view);
на фиг.2 приведена принципиальная обобщенная схема заявляемой логической структуры И-НЕ (вид сверху);figure 2 shows a schematic generalized diagram of the inventive logical structure AND-NOT (top view);
на фиг.3 приведена принципиальная обобщенная схема заявляемой логической структуры И-НЕ (вид сбоку);figure 3 shows a schematic generalized diagram of the inventive logical structure AND-NOT (side view);
на фиг.4 приведена схема, поясняющая работу устройства,figure 4 is a diagram explaining the operation of the device,
на фиг.5 представлена эквивалентная транзисторная схема, поясняющая работу устройства;figure 5 presents the equivalent transistor circuit explaining the operation of the device;
на фиг.6 приведена передаточная характеристика логической структуры И-НЕ (1) при изменении входного напряжения (2), которая демонстрирует выполнение наноструктурой И-НЕ, включенной по схеме (фиг.4, фиг.5), реализацию функции инверсии, что говорит о ее работоспособности;figure 6 shows the transfer characteristic of the logical structure AND-NOT (1) when the input voltage (2) changes, which demonstrates the implementation of the nanostructure AND-NOT included in the circuit (figure 4, figure 5), the implementation of the inversion function, which says about its performance;
на фиг.7 предоставлен график общего тока через контакт питания Е,Fig.7 provides a graph of the total current through the power contact E,
на фиг.8 предоставлен график общего тока через контакт нулевого потенциала;on Fig presents a graph of the total current through the contact of the zero potential;
на фиг.9 предоставлен график общего тока через контакт первого входа;figure 9 provides a graph of the total current through the contact of the first input;
на фиг.10 предоставлен график общего тока через выходной контакт;figure 10 provides a graph of the total current through the output contact;
на фиг.11 приведены результаты работы логической структуры И-НЕ, включенной по схеме (фиг.4) в двух режимах: когда на вход подается напряжение логического нуля (uin=u0) и когда на вход подается напряжение логической единицы (uin=u1) для следующих параметров:figure 11 shows the results of the operation of the logical structure AND-NOT included according to the scheme (figure 4) in two modes: when a logic zero voltage is supplied to the input (u in = u 0 ) and when the logic unit voltage (u in = u 1 ) for the following parameters:
а) распределение плотности электронов; б) распределение плотности дырок;a) electron density distribution; b) hole density distribution;
на фиг.12 приведены результаты работы логической структуры И-НЕ, включенной по схеме (фиг.3) в двух режимах: когда на вход подается напряжение логического нуля (uin=u0) и когда на вход подается напряжение логической единицы (uin=u1) для следующих параметров:Fig. 12 shows the results of the operation of the AND-NOT logical structure included in the circuit (Fig. 3) in two modes: when the logic zero voltage is supplied to the input (u in = u 0 ) and when the logical unit voltage (u in = u 1 ) for the following parameters:
в) абсолютное значение общего тока в наноструктуре биполярного транзистора; г) распределение пространственного заряда;c) the absolute value of the total current in the nanostructure of a bipolar transistor; d) distribution of space charge;
на фиг.13 приведены результаты работы логической структуры И-НЕ, включенной по схеме (фиг.3) в двух режимах: когда на вход подается напряжение логического нуля (uin=u0) и когда на вход подается напряжение логической единицы (uin=u1) для следующих параметров:Fig. 13 shows the results of the operation of the AND-NOT logical structure included in the circuit (Fig. 3) in two modes: when the logic zero voltage is supplied to the input (u in = u 0 ) and when the logical unit voltage (u in = u 1 ) for the following parameters:
д) электростатический потенциал.e) electrostatic potential.
На фигурах 1-3, иллюстрирующих изобретение, представлены следующие позиции:In figures 1-3, illustrating the invention, the following positions are presented:
1 - подложка первого типа проводимости, являющаяся также коллектором второго логического транзистора,1 - substrate of the first type of conductivity, which is also the collector of the second logical transistor,
2 - контакт коллектора второго логического транзистора,2 - collector contact of the second logical transistor,
3 - область базы второго логического транзистора второго типа проводимости, являющаяся также коллектором второго инжектирующегося транзистора,3 - the base region of the second logical transistor of the second type of conductivity, which is also the collector of the second injected transistor,
4 - поверхностный переход «база-эмиттер» второго логического транзистора, являющийся также поверхностным переходом «база-коллектор» второго инжектирующего транзистора,4 - surface transition "base-emitter" of the second logical transistor, which is also a surface transition "base-collector" of the second injection transistor,
5 - область эмиттера второго логического транзистора первого типа проводимости, являющаяся также базой второго инжектирующего транзистора,5 - the emitter region of the second logical transistor of the first type of conductivity, which is also the base of the second injection transistor,
6 - контакт области эмиттера второго логического транзистора, являющийся также базой второго инжектирующего транзистора,6 - contact of the emitter region of the second logical transistor, which is also the base of the second injection transistor,
7 - область эмиттера второго инжектирующего транзистора второго типа проводимости, являющаяся также эмиттером первого инжектирующего транзистора,7 - the emitter region of the second injection transistor of the second type of conductivity, which is also the emitter of the first injection transistor,
8 - контакт эмиттера второго инжектирующего транзистора, являющийся также эмиттером первого инжектирующего транзистора,8 - contact emitter of the second injection transistor, which is also the emitter of the first injection transistor,
9 - область коллектора первого логического транзистора первого типа проводимости, являющаяся также базой первого инжектирующего транзистора,9 - collector region of the first logical transistor of the first type of conductivity, which is also the base of the first injection transistor,
10 - поверхностный переход «база-коллектор» первого логического транзистора, являющийся также поверхностным переходом «база-коллектор» первого инжектирующего транзистора,10 - surface transition "base-collector" of the first logical transistor, which is also a surface transition "base-collector" of the first injection transistor,
11 - область базы первого логического транзистора второго типа проводимости, являющаяся также коллектором первого инжектирующегося транзистора,11 - the base region of the first logical transistor of the second type of conductivity, which is also the collector of the first injected transistor,
12 - поверхностный переход «база-эмиттер» первого эмиттера первого логического транзистора,12 - surface transition "base-emitter" of the first emitter of the first logical transistor,
14 - область первого эмиттера первого логического транзистора первого типа проводимости,14 - region of the first emitter of the first logical transistor of the first type of conductivity,
15 - контакт первого эмиттера первого логического транзистора,15 - contact of the first emitter of the first logical transistor,
16 - область второго эмиттера первого логического транзистора первого типа проводимости,16 - region of the second emitter of the first logical transistor of the first type of conductivity,
17 - контакт второго эмиттера первого логического транзистора,17 - contact of the second emitter of the first logical transistor,
18 - диэлектрическая изоляция между контактом коллектора второго логического транзистора и контактами первого и второго эмиттеров первого логического транзистора первого типа проводимости,18 - dielectric isolation between the collector contact of the second logical transistor and the contacts of the first and second emitters of the first logical transistor of the first type of conductivity,
19 - диэлектрическая изоляция между транзисторами,19 - dielectric isolation between transistors,
20 - диэлектрическая изоляция между контактом эмиттера второго логического транзистора, являющимся также базой второго инжектирующего транзистора, и контактом эмиттера второго инжектирующего транзистора второго типа проводимости, являющимся также эмиттером первого инжектирующего транзистора,20 - dielectric isolation between the emitter contact of the second logic transistor, which is also the base of the second injection transistor, and the emitter contact of the second injection transistor of the second type of conductivity, which is also the emitter of the first injection transistor,
21 - диэлектрическая изоляция между контактом эмиттера второго инжектирующего транзистора второго типа проводимости, являющимся также эмиттером первого инжектирующего транзистора, и контактами первого и второго эмиттеров первого логического транзистора первого типа проводимости.21 is a dielectric isolation between the contact of the emitter of the second injection transistor of the second type of conductivity, which is also the emitter of the first injection transistor, and the contacts of the first and second emitters of the first logical transistor of the first type of conductivity.
22 - диэлектрическая изоляция между областями первого и второго эмиттеров первого логического транзистора.22 - dielectric isolation between the regions of the first and second emitters of the first logical transistor.
Полупроводниковая структура логического элемента И-НЕ (фиг.1) содержит: подложку первого типа проводимости, являющуюся коллектором второго логического транзистора (1), контакт коллектора второго логического транзистора (2), область базы второго логического транзистора второго типа проводимости, являющейся также коллектором второго инжектирующегося транзистора (3), поверхностный переход «база-эмиттер» второго логического транзистора, являющийся также поверхностным переходом «база-коллектор» второго инжектирующего транзистора (4), область эмиттера второго логического транзистора первого типа проводимости, являющуюся также базой второго инжектирующего транзистора (5), контакт области эмиттера второго логического транзистора, являющийся также базой второго инжектирующего транзистора (6), область эмиттера второго инжектирующего транзистора второго типа проводимости, являющуюся также эмиттером первого инжектирующего транзистора (7), контакт эмиттера второго инжектирующего транзистора, являющийся также эмиттером первого инжектирующего транзистора (8), область коллектора первого логического транзистора первого типа проводимости, являющуюся базой первого инжектирующего транзистора (9), поверхностный переход «база-коллектор» первого логического транзистора, являющийся также поверхностный переход «база-коллектор» первого инжектирующего транзистора (10), область базы первого логического транзистора второго типа проводимости, являющуюся также коллектором первого инжектирующегося транзистора (11), поверхностный переход «база-эмиттер» первого эмиттера первого логического транзистора (12), поверхностный переход «база-эмиттер» второго эмиттера первого логического транзистора (13), область первого эмиттера первого логического транзистора первого типа проводимости (14), контакт первого эмиттера первого логического транзистора (15), область второго эмиттера первого логического транзистора первого типа проводимости (16), контакт второго эмиттера первого логического транзистора (17), диэлектрическую изоляцию между контактом коллектора второго логического транзистора и контактами первого и второго эмиттеров первого логического транзистора первого типа проводимости (18), диэлектрическую изоляцию между транзисторами (19), диэлектрическую изоляцию между контактом эмиттера второго логического транзистора, являющимся также базой второго инжектирующего транзистора, и контактом эмиттера второго инжектирующего транзистора второго типа проводимости, являющимся также эмиттером первого инжектирующего транзистора (20), диэлектрическую изоляцию между контактом эмиттера второго инжектирующего транзистора второго типа проводимости, являющимся также эмиттером первого инжектирующего транзистора, и контактами первого и второго эмиттеров первого логического транзистора первого типа проводимости (21), диэлектрическую изоляцию между областями первого и второго эмиттеров первого логического транзистора (22).The semiconductor structure of the AND gate (1) contains: a substrate of the first type of conductivity, which is the collector of the second logical transistor (1), a collector contact of the second logical transistor (2), a base region of the second logical transistor of the second type of conductivity, which is also a collector of the second injection transistor (3), the base-emitter surface transition of the second logic transistor, which is also the base-collector surface transition of the second injection transistor (4), region the emitter of the second logical transistor of the first type of conductivity, which is also the base of the second injection transistor (5), the contact of the emitter region of the second logical transistor, which is also the base of the second injection transistor (6), the emitter region of the second injection transistor of the second type of conductivity, which is also the emitter of the first injection transistor (7), the contact of the emitter of the second injection transistor, which is also the emitter of the first injection transistor (8), the collector region and the first logical transistor of the first type of conductivity, which is the base of the first injection transistor (9), the base-collector surface transition of the first logical transistor, which is also the base-collector surface transition of the first injection transistor (10), the base region of the first logical transistor of the second conductivity type, which is also the collector of the first injected transistor (11), the base-emitter surface transition of the first emitter of the first logical transistor (12), surface ne base-emitter junction of the second emitter of the first logic transistor (13), region of the first emitter of the first logic transistor of the first conductivity type (14), contact of the first emitter of the first logic transistor (15), region of the second emitter of the first logic transistor of the first type of conductivity (16) , the contact of the second emitter of the first logical transistor (17), the dielectric isolation between the collector contact of the second logical transistor and the contacts of the first and second emitters of the first logical transistor on the type of conductivity (18), the dielectric isolation between the transistors (19), the dielectric isolation between the emitter contact of the second logical transistor, which is also the base of the second injection transistor, and the emitter contact of the second injection transistor of the second conductivity type, which is also the emitter of the first injection transistor (20) , dielectric isolation between the contact of the emitter of the second injection transistor of the second type of conductivity, which is also the emitter of the first injection trans stories, and contacts the first and second emitters of the first logic transistor of the first conductivity type (21), a dielectric isolation regions between the first and second emitters of the first logic transistor (22).
Логическая структура И-НЕ выполнена наноразмерной со ступенчатым профилем.The logical structure of NAND is made nanoscale with a stepped profile.
На подложке первого типа проводимости, являющейся коллектором второго логического транзистора, высотой не менее 15 нм, сформирована область базы второго логического транзистора второго типа проводимости, являющейся коллектором второго инжектирующегося транзистора, в виде нанослоя высотой не менее 3 нм,On the substrate of the first type of conductivity, which is the collector of the second logical transistor, with a height of at least 15 nm, the base region of the second logical transistor of the second type of conductivity, which is the collector of the second injected transistor, is formed in the form of a nanolayer with a height of at least 3 nm,
на которой сформирована область эмиттера второго логического транзистора первого типа проводимости, являющаяся также базой второго инжектирующего транзистора, в виде нанослоя высотой не менее 3 нм, к которой подключен нулевой потенциал,on which the emitter region of the second logical transistor of the first type of conductivity is formed, which is also the base of the second injection transistor, in the form of a nanolayer with a height of at least 3 nm, to which the zero potential is connected,
на которой сформирована область эмиттера второго инжектирующего транзистора второго типа проводимости, являющаяся также эмиттером первого инжектирующего транзистора, в виде нанослоя высотой не менее 10 нм, к которой подключено питание,on which the emitter region of the second injection transistor of the second type of conductivity is formed, which is also the emitter of the first injection transistor, in the form of a nanolayer with a height of at least 10 nm, to which the power is connected,
на которой сформирована область коллектора первого логического транзистора первого типа проводимости, являющаяся также базой первого инжектирующегося транзистора, в виде нанослоя высотой не менее 3 нм,on which the collector region of the first logical transistor of the first type of conductivity is formed, which is also the base of the first injected transistor, in the form of a nanolayer with a height of at least 3 nm,
на которой сформирована область базы первого логического транзистора, второго типа проводимости, являющейся также коллектором первого инжектирующегося транзистора, в виде нанослоя высотой не менее 3 нм,on which the base region of the first logical transistor, the second type of conductivity, which is also the collector of the first injected transistor, is formed in the form of a nanolayer with a height of at least 3 nm,
на которой сформированы области первого и второго эмиттеров первого логического транзистора первого типа проводимости в виде нанослоя высотой не менее 10 нм.on which the regions of the first and second emitters of the first logical transistor of the first type of conductivity are formed in the form of a nanolayer with a height of at least 10 nm.
Коллекторный контакт, контакт базы и эмиттерный контакт представляют собой контактные площадки.The collector contact, the base contact and the emitter contact are contact pads.
Нанослои могут быть сформированы с использованием любой известной технологии формирования поверхностных полупроводниковых нанослоев, например эпитаксиального выращивания.Nanolayers can be formed using any known technology for the formation of surface semiconductor nanolayers, for example epitaxial growth.
Предлагаемая схема может использоваться в качестве элемента, выполняющего функцию И-НЕ для СБИС с повышенной информационной плотностью.The proposed scheme can be used as an element that performs the AND-NOT function for VLSI with increased information density.
Для устранения влияния паразитного транзистора, образованного р-подложкой и вторым логическим транзистором, р-подложку можно заменить на изолирующую, например из технического сапфира.To eliminate the influence of the parasitic transistor formed by the p-substrate and the second logic transistor, the p-substrate can be replaced by an insulating one, for example, made of technical sapphire.
Работа предлагаемой схемы поясняется на примере работы схемы И-НЕ, включающей на подложке (1) первого типа проводимости, являющейся также коллектором второго логического транзистора n-типа (Si n-типа) высотой не менее 15 нм, сформирована область (3) базы второго логического транзистора второго типа проводимости, являющаяся также коллектором второго инжектирующегося транзистора, в виде нанослоя р-типа (Si р-типа) высотой не менее 3 нм, на которой сформирована область (5) эмиттера второго логического транзистора первого типа проводимости, являющаяся также базой второго инжектирующего транзистора, в виде нанослоя n-типа (Si n-типа) высотой не менее 3 нм, к которой подключен нулевой потенциал, на которой сформирована область (7) эмиттера второго инжектирующего транзистора второго типа проводимости, являющаяся также эмиттером первого инжектирующего транзистора, в виде нанослоя n-типа (Si р-типа) высотой не менее 10 нм, к которой подключено питание, на которой сформирована область (9) коллектора первого логического транзистора первого типа проводимости, являющаяся также базой первого инжектирующегося транзистора, в виде нанослоя n-типа (Si n-типа) высотой не менее 3 нм, на которой сформирована область (11) базы первого логического транзистора второго типа проводимости, являющаяся также коллектором первого инжектирующегося транзистора, в виде нанослоя р-типа (Si р-типа) высотой не менее 3 нм, на которой сформированы области (14) и (16) первого и второго эмиттеров первого логического транзистора первого типа проводимости соответственно, в виде нанослоя n-типа (Si n-типа) высотой не менее 10 нм.The operation of the proposed circuit is illustrated by the example of the operation of the NAND circuit, including on the substrate (1) of the first type of conductivity, which is also a collector of the second n-type logic transistor (n-type Si) with a height of at least 15 nm, the base region (3) of the second logic transistor of the second type of conductivity, which is also the collector of the second injected transistor, in the form of a p-type nanolayer (p-type Si) with a height of at least 3 nm, on which an emitter region (5) of the second logic transistor of the first type of conductivity is formed, which is I also base the second injection transistor, in the form of an n-type nanolayer (n-type Si) with a height of at least 3 nm, to which a zero potential is connected, on which the emitter region (7) of the second injection transistor of the second conductivity type is formed, which is also the emitter of the first an injection transistor, in the form of an n-type nanolayer (p-type Si) with a height of at least 10 nm, to which a power is connected, on which the collector region (9) of the first logical transistor of the first conductivity type is formed, which is also the base of the first injector transistor, in the form of an n-type nanolayer (n-type Si) with a height of at least 3 nm, on which the base region (11) of the first logical transistor of the second type of conductivity is formed, which is also the collector of the first injected transistor, in the form of a p-type nanolayer ( P-type Si) with a height of at least 3 nm, on which regions (14) and (16) of the first and second emitters of the first logical transistor of the first type of conductivity are formed, respectively, in the form of an n-type nanolayer (n-type Si) with a height of at least 10 nm
Устройство работает следующим образом.The device operates as follows.
Для проверки работы наноструктуры И-НЕ включаем ее, как показано на фиг.4.To verify the operation of the nanostructure AND NOT turn it on, as shown in figure 4.
На первый вход (контакт (15)) подается линейно меняющееся входное напряжение от 0 В до 1,1 В. На второй вход (контакт (17)) подается напряжение 1,1 В.A linearly varying input voltage from 0 V to 1.1 V is applied to the first input (contact (15)). A voltage of 1.1 V is applied to the second input (contact (17)).
На выходе (контакт (2)) получается передаточная характеристика (фиг.6) с двумя устойчивыми состояниями, которые соответствуют двум режимам работы схемы:At the output (contact (2)), a transfer characteristic is obtained (Fig.6) with two stable states that correspond to two modes of operation of the circuit:
- режим 1 - когда на первом входе (контакт (15)) напряжение логического нуля u0 (низкий уровень напряжения (0,1-0,2 В)), а на втором (контакт (17)) напряжение логической единицы u1 (0,9 В),- mode 1 - when the logic zero voltage u0 (low voltage level (0.1-0.2 V)) at the first input (contact (15)) and the logic unit voltage u1 (0, 9 V)
- режим 2 - когда на первом входе (контакт (15)) напряжение логической единицы u1 (высокий уровень напряжения (1,1 В)) и на втором (контакт (17)) напряжение логической единицы u1.- mode 2 - when the voltage of the logical unit u1 (high voltage level (1.1 V)) and the second (contact (17)) the voltage of the logical unit u1 at the first input (contact (15)).
Рассмотрим работу наноструктуры И-НЕ для обоих режимов.Consider the operation of the NAND nanostructure for both modes.
Режим 1. При подаче на первый вход (контакт (15)) напряжения логического нуля u0 первый поверхностный переход «база-эмиттер» первого логического транзистора наноструктуры открыт, второй поверхностный переход «база-эмиттер» первого логического транзистора закрыт. Ток первого инжектирующего транзистора инжектирует в базу первого логического транзистора носители, и дальше ток проходит через первый открытый переход «база-эммитер» в управляющую схему. Часть структуры, соответствующая второму логическому транзистору (1)-(3)-(5), закрыта, на выходе (контакт (2)) напряжение логической единицы.
Режим 2. При подаче на все входы (контакты (15) (17)) логической единицы u1, поверхностные переходы ((12) и (13)) закрыты, ток из области инжектора (область (7)) поступает в базовую область (область (5)) второго логического транзистора, открывает и насыщает его. В результате на выходной области (область (1)), являющейся коллектором второго логического транзистора, низкий уровень напряжения.
Анализ работы наноструктуры И-НЕ, сформированной нанослоями 1, 3, 5, 7, 9, 11, 14, 16, доказывает ее работоспособность и выполнение функции И-НЕ.An analysis of the operation of the AND-NOT nanostructure formed by
Предлагаемая логическая структура И-НЕ обеспечивает высокую информационную плотность (за счет использования наноразмеров) и улучшенное быстродействие (за счет уменьшения площади поверхности переходов структуры И-НЕ и, как следствие, - уменьшения паразитной емкости) при низкой мощности потребления.The proposed AND-NOT logical structure provides high information density (due to the use of nanosizes) and improved performance (due to a decrease in the surface area of transitions of the AND-NOT structure and, as a result, a decrease in stray capacitance) at low power consumption.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2010119553/28A RU2444086C2 (en) | 2010-05-17 | 2010-05-17 | Semiconductor structure of logical element and-not |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2010119553/28A RU2444086C2 (en) | 2010-05-17 | 2010-05-17 | Semiconductor structure of logical element and-not |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2010119553A RU2010119553A (en) | 2011-11-27 |
| RU2444086C2 true RU2444086C2 (en) | 2012-02-27 |
Family
ID=45317458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2010119553/28A RU2444086C2 (en) | 2010-05-17 | 2010-05-17 | Semiconductor structure of logical element and-not |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2444086C2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1667574A1 (en) * | 1989-05-03 | 1995-10-27 | Таганрогский радиотехнический институт им.В.Д.Калмыкова | Basic integrated logic element |
| RU2073935C1 (en) * | 1993-08-05 | 1997-02-20 | Московский государственный институт электроники и математики (технический университет) | Complementary bipolar nand gate |
| EP0802567A2 (en) * | 1996-04-15 | 1997-10-22 | Denso Corporation | Semiconductor device and manufacturing method thereof |
-
2010
- 2010-05-17 RU RU2010119553/28A patent/RU2444086C2/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1667574A1 (en) * | 1989-05-03 | 1995-10-27 | Таганрогский радиотехнический институт им.В.Д.Калмыкова | Basic integrated logic element |
| RU2073935C1 (en) * | 1993-08-05 | 1997-02-20 | Московский государственный институт электроники и математики (технический университет) | Complementary bipolar nand gate |
| RU2094910C1 (en) * | 1993-08-05 | 1997-10-27 | Московский государственный институт электроники и математики (технический университет) | Complementary bipolar nand circuit (options) |
| EP0802567A2 (en) * | 1996-04-15 | 1997-10-22 | Denso Corporation | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2010119553A (en) | 2011-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8546847B2 (en) | Semiconductor device and power conversion apparatus using the same | |
| Navarro et al. | Extended analysis of the $ Z^{2} $-FET: Operation as capacitorless eDRAM | |
| US4317127A (en) | Static induction transistor and integrated circuit utilizing same | |
| US4259681A (en) | Integrated circuit | |
| US4072868A (en) | FET inverter with isolated substrate load | |
| CN109065618B (en) | IGBT with firm short circuit bearing capacity | |
| US4700213A (en) | Multi-drain enhancement JFET logic (SITL) with complementary MOSFET load | |
| TWI425642B (en) | Integrated low leakage diode | |
| TWI427764B (en) | Semiconductor device internally having insulated gate bipolar transistor | |
| JPH0621342A (en) | Power integrated circuit | |
| Guo et al. | SOI TFET $ I_ {\rm ON}/I_ {\rm OFF} $ Enhancement via Back Biasing | |
| RU2444086C2 (en) | Semiconductor structure of logical element and-not | |
| RU2452058C2 (en) | Integral logical and-not element based on layered three dimensional nanostructure | |
| CN104241349B (en) | A kind of inverse conductivity type insulated gate bipolar transistor | |
| CN112928113B (en) | SCR device triggered by tunneling current | |
| Pandey et al. | Analysis of interface trap charges on dielectric pocket soi-tfet | |
| CN109888006B (en) | Low-power-consumption silicon-on-insulator transverse insulated gate bipolar transistor | |
| CN110473871B (en) | Constant current device and manufacturing method thereof | |
| RU2589512C1 (en) | Integral logical or-not element based on single-layer 3d nanostructure | |
| RU92244U1 (en) | BIPOLAR TRANSISTOR | |
| KR101302109B1 (en) | Semiconductor and method for fabricating the same | |
| JPS587066B2 (en) | semiconductor equipment | |
| JP5750723B2 (en) | Method for suppressing change in amplification factor of semiconductor device against current change, photoelectric conversion element, and method for manufacturing semiconductor device | |
| CN104685628A (en) | Dual mode tilted-charge devices and methods | |
| RU2444806C2 (en) | Memory cell based on thin-layer nanostructure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20140518 |