RU2157048C2 - Аналого-цифровой преобразователь - Google Patents
Аналого-цифровой преобразователь Download PDFInfo
- Publication number
- RU2157048C2 RU2157048C2 RU96101790/09A RU96101790A RU2157048C2 RU 2157048 C2 RU2157048 C2 RU 2157048C2 RU 96101790/09 A RU96101790/09 A RU 96101790/09A RU 96101790 A RU96101790 A RU 96101790A RU 2157048 C2 RU2157048 C2 RU 2157048C2
- Authority
- RU
- Russia
- Prior art keywords
- differential
- input
- branch
- pole
- output
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/363—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider taps being held in a floating state, e.g. by feeding the divider by current sources
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
Abstract
Изобретение относится к области измерительной техники и может быть использовано в качестве параллельного АЦП. Техническим результатом является расширение динамического диапазона и полосы пропускания сигнала. Преобразователь содержит дифференциальный входной каскад, дифференциальную ступенчатую схему и матрицу компараторов. 3 з.п. ф-лы, 3 ил.
Description
Изобретение относится, в общем, к аналого-цифровым преобразователям (ADC) и, в частности, к полностью дифференциальным параллельным ADC, в которых используются матрицы компараторов.
В стандартных параллельных ADC аналоговое входное напряжение сравнивается с опорными напряжениями, формируемыми цепью резисторов. Такой архитектуре присуща несимметрия по отношению к входам необходимой матрицы компараторов, которая вместе с высокой и нелинейной емкостью вызывает ухудшение характеристик известных параллельных ADC при высоких частотах аналогового сигнала.
Полностью дифференциальный параллельный ADC описан в статье Petschacher и др. под заголовком "А 10-b 75-MSPS Subranging A/D Converter with Integrated Sample and Hold" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 25, N 6, DECEMBER 1990, pp. 1339-1346.
На фиг. 3 показана схема, описанная в этой статье. Схема включает "дифференциальную опорную ступенчатую схему" (DRL), включающую дифференциальный усилитель с общим эмиттером 30 с двумя идентичными резисторными цепями 32R и 32L, каждая из которых содержит нагрузочный резистор и битовые резисторы, заменяющие собой один подсоединенный к коллектору нагрузочный резистор.
Дифференциальный усилитель включает первый и второй n-p-n-транзисторы Q3' и Q4', базы которых подсоединены для приема дифференциального входного сигнала, а эмиттеры подсоединены соответственно к эмиттерным резисторам 38 и 40, каждый из которых имеет сопротивление RE и служит для обеспечения эмиттерной отрицательной обратной связи и установки общего коэффициента усиления ADC.
Как известно, соединенные по схеме с общими эмиттером транзисторы Q3' и Q4' и 36 имеют коэффициент усиления - RC/RE, где RC - суммарное сопротивление каждой цепи нагрузочных резисторов.
Базы транзисторов Q1' и Q2' подсоединены к опорному напряжению, а их эмиттеры подсоединены соответственно к резисторным цепям 32L и 32R для обеспечения VBE (эмиттерное напряжение смещения) компенсации транзисторов Q3' и Q4' в дифференциальном усилителе 30.
Хотя вышеописанная схема и обладает множеством желаемых характеристик, с ней возникают существенные проблемы. В частности, необходимость иметь эмиттерный резистор для обеспечения эмиттерной обратной связи увеличивает объем и сложность схемы в интегральном исполнении, поскольку резисторы занимают определенное место. Практически, если DRL состоит из 2N резисторов, тогда эмиттерные резисторы, RE, потребуют еще 2N резисторов, что в сумме составит 4N резисторов.
Кроме того, дифференциальный входной каскад с общим эмиттером ограничивает динамический диапазон и полосу пропускания входного сигнала, линейность выходного сигнала и минимальный уровень напряжения источника питания. Необходимость использования дополнительных транзисторов для обеспечения VBE компенсации еще больше усложняет схему.
Настоящее изобретение представляет собой полностью дифференциальный параллельный ADC, который использует входной каскад в виде повторителя напряжения для исключения необходимости иметь эмиттерный или истоковый резистор отрицательной обратной связи и транзисторы VBE компенсации и обеспечивает также другие преимущества функционирования.
Согласно одному аспекту изобретения дифференциальный входной каскад на повторителе напряжения воспринимает дифференциальный вход для его преобразования к цифровому значению и обеспечивает дифференциальный выходной сигнал на первом и втором выходах.
Дифференциальная резисторная ступенчатая схема (DRL) соединяет первый и второй выходы дифференциального входного каскада с первым и вторым источником тока. DRL имеет первую и вторую ветви, при этом каждая ветвь включает одинаковое число (N+1) последовательно соединенных резистивных элементов с выводами этих элементов, образующими множество полюсов.
Входной полюс каждой ветви представляет собой вывод резистивного элемента, соединенного с одним выходом дифференциального входного каскада, а выходной полюс представляет собой вывод резистивного элемента, подсоединенного к источнику тока.
Источник тока обеспечивает постоянный ток, Io, протекающий по каждой ветви и генерирующий постоянную разность уровней напряжений между соседними полюсами в зависимости от величины постоянного тока.
Полюса каждой ветви DRL подсоединены крест на крест к входам матрицы компараторов. Матрица содержит (N + 2) компараторов, где n-й компаратор, n = 0, 1,...,N, N+1, подсоединен своим первым входом к полюсу первой ветви, отстоящему на n полюсов от выходного полюса, а своим вторым входом подсоединен к полюсу во второй ветви, отстоящему от входного полюса второй ветви на n полюсов.
При биполярной реализации использование входного дифференциального каскада на повторителе напряжения исключает необходимость в эмиттерном резисторе отрицательной обратной связи и в схеме VBE компенсации. Такая конфигурация схемы увеличивает также динамический диапазон входного сигнала и полосу пропускания, линейность выходного сигнала и уменьшает необходимый уровень напряжения источника питания.
Сущность изобретения иллюстрируется ссылкой на сопроводительные чертежи, в которых:
Фиг. 1 - схема предпочтительного варианта реализации изобретения,
Фиг. 2 - схема варианта реализации с четырьмя компараторами,
Фиг. 3 - схема известной системы.
Фиг. 1 - схема предпочтительного варианта реализации изобретения,
Фиг. 2 - схема варианта реализации с четырьмя компараторами,
Фиг. 3 - схема известной системы.
Описание предпочтительного варианта реализации
На фиг. 1 представлена схема предпочтительного варианта изобретения. Схема представляет собой полностью дифференциальный аналого-цифровой преобразователь (ADC) 10 на основе усилительной структуры с общим коллектором.
На фиг. 1 представлена схема предпочтительного варианта изобретения. Схема представляет собой полностью дифференциальный аналого-цифровой преобразователь (ADC) 10 на основе усилительной структуры с общим коллектором.
Дифференциальный входной каскад с общим коллектором (эмиттерный повторитель) 12 включает биполярные n-p-n-транзисторы Q1 и Q2, причем у каждого из них коллектор подсоединен к напряжению питания (VCC), база подсоединена для приема одной из частей (INL и INR соответственно) дифференциального входного сигнала, а эмиттер соединен с ветвью дифференциальной резистивной цепи (DRL) 14.
DRL 14 имеет левую ветвь 14L и правую ветвь 14R, каждая из которых включает (N + 1), где N - четное целое число, последовательно соединенных RBIT резисторов 16 (R(n)L и R(n)R соответственно) для n = 0, 1, 2,..,N. Выводы RBIT резисторов 16 образуют последовательность из (N+2) полюсов 18 (T(n)R и T(n)L) для n = 0, 1, 2,...,T + 2.
Каждая ветвь имеет входной полюс T(N+1), подсоединенный к эмиттеру Q1 или Q2, и выходной полюс T(0). Матрица компараторов 20 имеет входы, которые соединены крест на крест с полюсами 18 ветвей DRL 14. Например, у 0-го компаратора, C0, первый вход соединен с выходным полюсом T(0)L, а второй вход соединен с входным полюсом T(N+1)R.
В общем случае у компаратора Cn имеется левый вход, подсоединенный к полюсу T(n), отстоящему на n полюсов от выходного полюса T(0), а его правый вход соединен с полюсом T(N+1-n), отстоящим на n полюсов от входного полюса T(N+1).
Каждая ветвь DRL имеет выходной полюс T(0), подсоединенный к источнику тока 24L или 24R. Левый источник тока включает биполярный n-p-n-транзистор Q3, коллектор которого подсоединен к выходному терминалу T(0)L левой ветви DRL 14, база подсоединена для приема стабилизированного напряжения смещения (VB), а эмиттер подсоединен к резистору 26 (REL).
Как хорошо известно специалистам, источник тока 24 поддерживает постоянный ток, имеющий значение Io, равное (VB-VBE)/REL. Правый источник тока устроен подобным же образом и выдает тот же самый ток Io. Опорный ток Io подается от источника опорного напряжения с температурной компенсацией (не показан). В этом источнике опорного напряжения необходимо использовать тип резисторов, подобный RBIT резистору, используемому в DRL 14. Таким образом опорный ток адаптируется к разбросу значений RBIT.
Теперь опишем функционирование схемы, изображенной на фиг. 1. Каждый из RBIT резисторов 16 имеет одно и то же значение сопротивления (R), так что падение напряжения на каждом резисторе (равное разности потенциалов DV между соседними полюсами 18 DRL ветви) равно Io•R. Соответственно при равных входных сигналах на INL и INR, нулевом состоянии сигнала, если значение напряжения на полюсе T(0) равно 0, тогда напряжение на T(1) = DV, на T(2) = 2DV и на T(n) = nDV.
Напряжение, вводимое в компаратор, представляет собой разность между правым входом и левым входом компаратора. Для нулевого состояния сигнала вход в 0-й компаратор C0 равен (N+1)DV, вход в первый компаратор C1 равен (N-1)DV и вход во второй компаратор C2 равен (N-3)DV.
Теперь со ссылками на фиг. 2, где изображена схема, будут описаны общие принципы функционирования схемы, когда поступает ненулевой дифференциальный сигнал, при этом в схеме имеются 3 RBIT резистора 16, N = 2, и 4 компаратора 20(N+1) = 3. Как показано на фиг. 2, уровни напряжения на полюсах DRL для нулевого состояния сигнала равны nDV. Выходные сигналы на компараторах 20 представляют собой разность между уровнями напряжений на левом и правом входах компаратора.
При нулевом состоянии сигнала входные сигналы компараторов, то есть разность между уровнями напряжений на левом и правом входах компаратора, составляют:
C0 (вход) = -3DV
C1 (вход) = -1DV
C2 (вход) = 1DV
C3 (вход) = 3DV
Если выходной сигнал компаратора имеет высокий уровень (H, или логическая "1") при положительной разности входных сигналов и низкий (L, или логический "0") уровень при отрицательной разности входных сигналов, тогда при нулевом состоянии сигнала половина компараторов будет иметь выходные сигналы высокого уровня, а половина - низкого уровня.
C0 (вход) = -3DV
C1 (вход) = -1DV
C2 (вход) = 1DV
C3 (вход) = 3DV
Если выходной сигнал компаратора имеет высокий уровень (H, или логическая "1") при положительной разности входных сигналов и низкий (L, или логический "0") уровень при отрицательной разности входных сигналов, тогда при нулевом состоянии сигнала половина компараторов будет иметь выходные сигналы высокого уровня, а половина - низкого уровня.
Выходные сигналы компараторов подаются на кодер (не показан), который кодирует местоположение переключения с H на L, чтобы преобразовать в цифровой код значение дифференциального входного сигнала.
Если получен сигнал, который увеличивает уровень напряжения на INL на dv и уменьшает величину напряжения INR на dv, тогда, как известно, уровни напряжения на эмиттерах Q1 и Q2 изменятся на ту же величину. Однако ток через ветви DRL 14 не изменится, поскольку они подсоединены к источникам тока 24. Соответственно уровни входных напряжений на компараторах равны:
C0 (вход) = -3DV + 2dv
C1 (вход) = -1DV + 2dv
C2 (вход) = 1DV + 2dv
C3 (вход) = 3DV + 2dv
Входные сигналы на C1 станут положительными при dv = DV/2 и выход C1 переключится с L на Н. При изменении знака сигнала на противоположный выход C2 станет отрицательным, если dv = -DV/2, так что чувствительность LSB (младшего значащего разряда) АЦП равна DV. Если dv = DV/2, когда переключился C1, тогда входной уровень на C0 равен:
C0 (вход) = -3DV + 2(DV/2) = -2DV
Теперь, если dv еще возрастет по величине, входной сигнал на C0 будет:
C0 (вход) = -2DV + 2dv,
так что вход на C0 станет положительным, если dv возрастет еще раз на DV.
C0 (вход) = -3DV + 2dv
C1 (вход) = -1DV + 2dv
C2 (вход) = 1DV + 2dv
C3 (вход) = 3DV + 2dv
Входные сигналы на C1 станут положительными при dv = DV/2 и выход C1 переключится с L на Н. При изменении знака сигнала на противоположный выход C2 станет отрицательным, если dv = -DV/2, так что чувствительность LSB (младшего значащего разряда) АЦП равна DV. Если dv = DV/2, когда переключился C1, тогда входной уровень на C0 равен:
C0 (вход) = -3DV + 2(DV/2) = -2DV
Теперь, если dv еще возрастет по величине, входной сигнал на C0 будет:
C0 (вход) = -2DV + 2dv,
так что вход на C0 станет положительным, если dv возрастет еще раз на DV.
Использование в настоящем изобретении входного каскада с общим коллектором (эмиттерным повторителем) обеспечивает ряд существенных преимуществ по сравнению со схемой на фиг. 3. В частности, исключение необходимости в эмиттерной отрицательной обратной связи и дополнительных нагрузочных резисторах упрощает реализацию на интегральных микросхемах (IC) и делает подбор резисторов более легким. Кроме того, поскольку каждая ветвь DRL 14 работает при фиксированном токе, не требуется схема компенсации VBE модуляции, Q1' и Q2'.
Получается также ряд других преимуществ функционирования. Входной каскад с общим коллектором 12 исключает эффект емкостной обратной связи Миллера, что увеличивает полосу пропускания входного сигнала. Кроме того, диапазон входного сигнала шире, а требуемая мощность источника питания и искажение сигнала ниже благодаря такой конфигурации схемы и реализации единичного коэффициента усиления.
Теперь изобретение будет описано со ссылками на предпочтительные варианты реализации. Специалистам теперь станут очевидными альтернативные варианты и замены. Например, в предпочтительном варианте реализации изображен дифференциальный входной каскад, в котором используются n-p-n-транзисторы, включенные по схеме с общим коллектором (эмиттерный повторитель).
Однако специалистам известны схемы на МОП-структурах, КМОП-структурах и структурах на базе GaAs (арсенида галлия), использующие дифференциальный входной каскад на истоковом повторителе, где также могут быть реализованы преимущества настоящего изобретения.
При этом дифференциальный входной каскад включает первый и второй биполярные транзисторы, эмиттер каждого из которых подсоединен соответственно к одноименному выходу дифференциального входного каскада. Первый источник тока включает третий транзистор и программирующий резистор, соединяющий эмиттер третьего транзистора с землей.
В качестве резистивных элементов могут быть использованы резисторы, изготовленные из поликристаллического кремния или металла либо могут быть задействованы устройства для создания падения напряжения IR между их выводами.
Резистивные элементы в DRL могут также иметь различные значения сопротивлений для реализации нелинейного ADC. Соответственно не предполагается ограничивать изобретение, кроме как тем, что предложено в формуле изобретения.
Claims (4)
1. Аналого-цифровой преобразователь, включающий дифференциальный входной каскад, дифференциальную ступенчатую схему (DRL), имеющую первую и вторую ветвь и подключенную к матрице компараторов, отличающийся тем, что дифференциальный входной каскад выполнен на входном повторителе, имеет первый и второй входы, подключенные для приема дифференциального входного сигнала, и первый и второй выходы для обеспечения дифференциального выходного сигнала, и тем, что включает первый и второй источники тока для обеспечения постоянного опорного тока, дифференциальная ступенчатая схема (DRL) является резисторной, причем каждая ветвь имеет последовательность из (N + 2) полюсов, где N - заданное число, начиная с входного полюса и кончая выходным полюсом, причем входной полюс первой и второй ветви соединен соответственно с первым и вторым выходами дифференциального входного каскада, а выходные полюса первой и второй ветви соединены соответственно с первым и вторым источником тока, при этом дифференциальная резисторная ступенчатая схема (DRL) обеспечивает разность напряжений между соседними полюсами, определяемую дифференциальным выходным сигналом и постоянным опорным током, и матрица компараторов включает (N + 2) компараторов, причем n-й компаратор, n = 0, 1...N, N + 1, имеет первый вход, подсоединенный к полюсу первой ветви, отстоящей от выходного полюса первой ветви из n полюсов, и второй вход, подсоединенный к полюсу во второй ветви, отстоящей от входного полюса второй ветви на n полюсов.
2. Аналого-цифровой преобразователь по п.1, отличающийся тем, что дифференциальный входной каскад включает первый биполярный транзистор, коллектор которого подсоединен к напряжению питания, база подсоединена для приема первой части дифференциального входного сигнала, а эмиттер подсоединен к первому выходу дифференциального входного каскада, и второй транзистор, коллектор которого подсоединен к напряжению питания, база подсоединена для приема второй части дифференциального входного сигнала, а эмиттер подсоединен ко второму выходу дифференциального входного каскада.
3. Аналого-цифровой преобразователь по п.2, отличающийся тем, что первый источник тока включает третий транзистор, имеющий коллектор, соединенный с выходным полюсом первой ветви DRL, базу, подсоединенную для приема напряжения смещения, и эмиттер, и программирующий резистор, соединяющий эмиттер третьего транзистора с землей.
4. Аналого-цифровой преобразователь по п.1, отличающийся тем, что первая ветвь дифференциальной резисторной ступенчатой схемы включает множество соединенных последовательно резисторов.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/380,778 | 1995-01-30 | ||
US08/380,778 US5589831A (en) | 1995-01-30 | 1995-01-30 | Fully differential flash ADC based on the voltage follower amplifier structure |
Publications (2)
Publication Number | Publication Date |
---|---|
RU96101790A RU96101790A (ru) | 1998-03-20 |
RU2157048C2 true RU2157048C2 (ru) | 2000-09-27 |
Family
ID=23502403
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU96101790/09A RU2157048C2 (ru) | 1995-01-30 | 1996-01-29 | Аналого-цифровой преобразователь |
Country Status (7)
Country | Link |
---|---|
US (1) | US5589831A (ru) |
EP (1) | EP0724335A1 (ru) |
JP (1) | JPH08223041A (ru) |
KR (1) | KR100196632B1 (ru) |
CN (1) | CN1062695C (ru) |
RU (1) | RU2157048C2 (ru) |
TW (1) | TW279288B (ru) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2513683C1 (ru) * | 2013-02-22 | 2014-04-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Кубанский государственный технологический университет" (ФГБОУ ВПО "КубГТУ") | Цифровой функциональный преобразователь |
RU2535458C1 (ru) * | 2013-04-09 | 2014-12-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Сверхбыстродействующий параллельный дифференциальный аналого-цифровой преобразователь |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5706008A (en) * | 1996-03-01 | 1998-01-06 | Analog Devices, Inc. | High bandwidth parallel analog-to-digital converter |
EP0836766B1 (en) * | 1996-05-09 | 2001-11-14 | Koninklijke Philips Electronics N.V. | Degenerated differential pair with controllable transconductance |
US5815106A (en) * | 1996-10-09 | 1998-09-29 | International Business Machines Corporation | Split flash analog to digital converter differential driver |
US5736952A (en) * | 1996-10-09 | 1998-04-07 | International Business Machines Corporation | Current boost for differential flash analog to digital converter driver |
US5835046A (en) * | 1997-01-23 | 1998-11-10 | Lucent Technologies Inc. | Analog-to-digital converter for differential signals |
KR100444273B1 (ko) * | 1998-07-31 | 2004-11-03 | 삼성전자주식회사 | 이동통신단말기의출력전원제어장치및방법 |
KR100353440B1 (ko) * | 1998-07-31 | 2002-12-26 | 삼성전자 주식회사 | 이동통신단말기송신전력의출력전원제어방법및그제어를위한테스트방법 |
TW453042B (en) * | 2000-09-26 | 2001-09-01 | Silicon Integrated Sys Corp | Low voltage fully differential analog-to-digital converter |
US6608580B2 (en) | 2001-02-15 | 2003-08-19 | Sarnoff Corporation | Differential analog-to-digital converter |
JP4692979B2 (ja) * | 2001-08-30 | 2011-06-01 | ルネサスエレクトロニクス株式会社 | Ad変換器 |
DE10148487B4 (de) | 2001-10-01 | 2006-07-06 | Infineon Technologies Ag | Referenzspannungsschaltung |
US6882294B2 (en) * | 2003-08-06 | 2005-04-19 | Telasic Communications, Inc. | Resistive ladder, summing node circuit, and trimming method for a subranging analog to digital converter |
US6833800B1 (en) | 2003-09-17 | 2004-12-21 | Analog Devices, Inc. | Differential comparator systems with enhanced dynamic range |
US6992611B1 (en) * | 2005-02-25 | 2006-01-31 | Analog Devices, Inc. | DC-coupled wideband signal converters |
DE602005005823T2 (de) * | 2005-09-12 | 2009-05-07 | Rohde & Schwarz Gmbh & Co. Kg | Schneller Analog-Digital-Wandler |
US7212144B1 (en) * | 2006-01-18 | 2007-05-01 | Marvell World Trade Ltd. | Flash ADC |
GB0622199D0 (en) * | 2006-11-07 | 2006-12-20 | Cambridge Silicon Radio Ltd | Rail to rail flash |
GB2443685A (en) * | 2006-11-07 | 2008-05-14 | Cambridge Silicon Radio Ltd | Flash ADC structure |
FR2913833B1 (fr) * | 2007-03-16 | 2009-06-12 | E2V Semiconductors Soc Par Act | Convertisseur analogique-numerique parallele a double echelle statique |
JP5233531B2 (ja) * | 2007-11-30 | 2013-07-10 | ソニー株式会社 | 差動駆動回路および通信装置 |
US7936298B2 (en) * | 2009-09-18 | 2011-05-03 | Mediatek Singapore Pte. Ltd. | Integrated circuit and electronic device comprising threshold generation circuitry and method therefor |
US9525426B2 (en) * | 2015-02-05 | 2016-12-20 | Infineon Technologies Ag | Cross-coupled input voltage sampling and driver amplifier flicker noise cancellation in a switched capacitor analog-to-digital converter |
US9998135B2 (en) * | 2016-08-09 | 2018-06-12 | Andapt, Inc. | Method and apparatus for analog to digital error conversion with multiple symmetric transfer functions |
CN108880550B (zh) * | 2018-09-07 | 2023-08-11 | 江苏亨鑫科技有限公司 | 一种超高速模数转换器的编码电路及其编码rom电路 |
US11863205B2 (en) | 2021-11-30 | 2024-01-02 | Analog Devices International Unlimited Company | Adaptive bias techniques for amplifiers in sigma delta modulators |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4814767A (en) * | 1987-10-08 | 1989-03-21 | Analog Devices, Inc. | Sub-ranging A/D converter with flash converter having balanced input |
US5138318A (en) * | 1989-10-16 | 1992-08-11 | Matsushita Electric Industrial Co., Ltd. | Differential voltage buffer amplifier circuit and serial-parallel A-D converter |
DE4004546A1 (de) * | 1990-02-14 | 1991-08-22 | Siemens Ag | Differentieller analog-digitalumsetzer |
GB9007465D0 (en) * | 1990-04-03 | 1990-05-30 | Cambridge Consultants | Analogue to digital converter |
JPH04314210A (ja) * | 1991-04-12 | 1992-11-05 | Toshiba Corp | A/d変換器 |
US5231399A (en) * | 1991-09-27 | 1993-07-27 | Trw Inc. | Differential quantizer reference resistor ladder for use with an analog-to-digital converter |
US5283582A (en) * | 1991-12-20 | 1994-02-01 | Texas Instruments Incorporated | Circuitry and method for current input analog to digital conversion |
-
1995
- 1995-01-30 US US08/380,778 patent/US5589831A/en not_active Expired - Lifetime
- 1995-10-25 KR KR1019950037157A patent/KR100196632B1/ko not_active IP Right Cessation
- 1995-10-26 CN CN95119015A patent/CN1062695C/zh not_active Expired - Fee Related
- 1995-10-26 EP EP95307622A patent/EP0724335A1/en not_active Withdrawn
- 1995-11-15 TW TW084112101A patent/TW279288B/zh not_active IP Right Cessation
- 1995-11-16 JP JP7298648A patent/JPH08223041A/ja active Pending
-
1996
- 1996-01-29 RU RU96101790/09A patent/RU2157048C2/ru not_active IP Right Cessation
Non-Patent Citations (1)
Title |
---|
PETSCHACHER etc "A 10-b 75-MSPS SUBRANGING A/D CONVERTER WITH INTEGRATED SAMPLE and HOLD", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.25, N. 6, DECEMBER 1990, pp.1339-1346. ГНАТЕК Ю.Р. СПРАВОЧНИК ПО ЦИФРОАНАЛОГОВЫМ И АНАЛОГО-ЦИФРОВЫМ ПРЕОБРАЗОВАТЕЛЯМ. - М.: РАДИО И СВЯЗЬ, 1982, С.360-362. * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2513683C1 (ru) * | 2013-02-22 | 2014-04-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Кубанский государственный технологический университет" (ФГБОУ ВПО "КубГТУ") | Цифровой функциональный преобразователь |
RU2535458C1 (ru) * | 2013-04-09 | 2014-12-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Сверхбыстродействующий параллельный дифференциальный аналого-цифровой преобразователь |
Also Published As
Publication number | Publication date |
---|---|
US5589831A (en) | 1996-12-31 |
JPH08223041A (ja) | 1996-08-30 |
KR100196632B1 (ko) | 1999-06-15 |
CN1062695C (zh) | 2001-02-28 |
CN1130322A (zh) | 1996-09-04 |
TW279288B (ru) | 1996-06-21 |
KR960030556A (ko) | 1996-08-17 |
EP0724335A1 (en) | 1996-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2157048C2 (ru) | Аналого-цифровой преобразователь | |
US5283579A (en) | Digital to analog converter having high multiplying bandwidth | |
US5410274A (en) | Single-ended and differential amplifiers with high feedback input impedance and low distortion | |
US4940980A (en) | Input stage for flash A/D converter | |
JPH05181556A (ja) | サンプルバンドギャップ電圧基準回路 | |
US4667178A (en) | Digital to analog converter | |
US4752766A (en) | Analog to digital converter | |
US7782096B2 (en) | Track-and-hold circuit with low distortion | |
EP0319097A2 (en) | Complementary voltage interpolation circuit with transmission delay compensation | |
US4982119A (en) | Comparator with latch circuit | |
EP0252321A2 (en) | Digital-to-analog converter with gain compensation | |
US4692738A (en) | Analog signal processing apparatus | |
US5467035A (en) | Sample-and-hold circuit | |
US7394421B2 (en) | Fast analogue-to-digital converter | |
US4789799A (en) | Limiting circuit | |
US6288660B1 (en) | BiCMOS circuit for controlling a bipolar current source | |
JP2553177B2 (ja) | サンプル及び保持ステージと並列a/dコンバータにおけるその使用方法 | |
US7804337B2 (en) | Method and apparatus of SFDR enhancement | |
US3943431A (en) | Current-splitting network | |
US5378938A (en) | Sample-and-hold circuit including push-pull transconductance amplifier and current mirrors for parallel feed-forward slew enhancement and error correction | |
US8941414B2 (en) | Track-and-hold circuit with low distortion | |
US5774086A (en) | Voltage amplifier having a large range of variations, and A/D converter comprising such an amplifier | |
US5019821A (en) | Bias circuit for a subranging analog to digital converter | |
US5079443A (en) | Voltage comparator circuit having hysteresis characteristics of narrow range of voltage | |
US6014043A (en) | Current switching type switch circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20130130 |