RU2018934C1 - Divider - Google Patents

Abstract

FIELD: computer engineering. SUBSTANCE: device has divider register 1, divisor register 2, quotient adder 3, adder 11 for forced rounding of the divisor, unit 12 for dividing truncated number, quotient digit register 15, three switching units 8-11, control unit 17 and auxiliary partial production shaper 4, adding unit 5, two adders 6, 7 and NOR gate 16. EFFECT: enhanced speed due to reduced duration of cycle for forming quotient digits. 2 tbl, 4 dwg

Description

Изобретение относится к вычислительной технике и может быть применено в быстродействующих арифметических устройствах для выполнения операции деления чисел. The invention relates to computer technology and can be applied in high-speed arithmetic devices to perform the operation of division of numbers.

Известно устройство для деления, формирующее в каждом также k цифр частного ( 2≅ k ≅ ]

[ , где n - разрядность делимого и делителя; ] x [ - ближайшее целое, большее или равное x) и содержащее регистр делимого, регистр делителя, сумматор частного, сумматор принудительного округления делителя, блок деления усеченных чисел, блок умножения, регистр цифр частного, три вычитателя, два коммутатора и блок управления [1].A device for dividing is known, forming in each also k digits of a quotient (2≅ k ≅]

[, where n is the resolution of the dividend and divisor; ] x [is the nearest integer greater than or equal to x) and contains the register of the dividend, register of the divisor, adder of private, adder of forced rounding of the divider, block of division of truncated numbers, multiplication block, register of digits of private, three subtractors, two switches and control unit [1 ].

Основным недостатком этого устройства является низкое быстродействие, так как старшие k цифр частного формируются в течение двух первых тактов работы устройства (в первом такте происходит загрузка регистра делителя, а во втором - загрузка регистра делимого и формирование k самых старших цифр частного). The main disadvantage of this device is its low speed, since the highest k digits of the quotient are formed during the first two clock cycles of the device (the divisor register is loaded in the first bar and the dividend register is loaded in the second and the k oldest quotient digits are generated).

Наиболее близким по технической сущности к изобретению является устройство для деления, формирующее в каждом такте k цифр частного ( 2≅ k ≅ ]

[ , где n - разрядность делимого и делителя) и содержащее регистр делимого, регистр делителя, сумматор частного, сумматор принудительного округления делителя, блок деления усеченных чисел, блок умножения, регистр цифр частного, три вычитателя, три коммутатора и блок управления, причем выходы делителя и делимого через шину данных устройства соединены с информационными входами регистра делителя и с информационными входами первой группы первого коммутатора, выходы первого коммутатора соединены с информационными входами регистра делимого, выходы которого соединены с входами уменьшаемого первого вычитателя, входы вычитаемого и заема которого соединены с выходами первой и второй групп блока умножения соответственно, выходы разности и заема первого вычитателя соединены с входами уменьшаемого и вычитаемого второго вычитателя соответственно, выходы которого соединены с информационными входами второй группы первого коммутатора, входы первой группы блока умножения соединены с выходами регистра делителя соответственно, информационные входы первой группы второго коммутатора соединены с выходами старших разрядов делимого через шину данных устройства, выход старших разрядов регистра делителя соединен с информационными входами первой группы третьего коммутатора, информационные входы второй группы которого соединены с выходами старших разрядов делителя через шину данных устройства, выходы третьего коммутатора соединены с входами сумматора принудительного округления делителя, вход логической "1" устройства соединен с входом переноса сумматора принудительного округления делителя, выходы которого соединены с входами делителя блока деления усеченных чисел, входы делимого которого соединены с выходами второго коммутатора, выходы блока деления усеченных чисел соединены с информационными входами регистра цифр частного, выходы которого соединены с входами второй группы блока умножения и с входами младших разрядов сумматора частного, выходы старших разрядов разности и заема первого вычитателя соединены с входами уменьшаемого и вычитаемого третьего вычитателя соответственно, вход заема третьего вычитателя соединен с входом логической "1" устройства, выходы младших разрядов третьего вычитателя соединены с информационными входами второй группы второго коммутатора, вход синхронизации устройства соединен с синхровходами регистров делимого и делителя, сумматора частного, регистра цифр частного и блока управления, первый выход блока управления соединен с входом разрешения записи регистра делителя и входом установки в ноль сумматора частного, а также с первыми управляющими входами первого, второго и третьего коммутаторов, второй выход блока управления соединен с вторыми управляющими входами первого, второго и третьего коммутаторов и входом разрешения записи сумматора частного, третий выход блока управления соединен с входом разрешения записи регистра делимого и регистра цифр частного, четвертый выход блока управления является выходом признака окончания деления устройства, выходы сумматора частного являются выходами частного устройства, выход старшего разряда третьего вычитателя соединен с третьим управляющим входом второго коммутатора [2].The closest in technical essence to the invention is a device for dividing, forming in each measure k digits of quotient (2≅ k ≅]

[, where n is the bit capacity of the dividend and the divisor) and containing the register of the dividend, the register of the divisor, the adder of the quotient, the adder of forced rounding of the divisor, the block of division of truncated numbers, the multiplication block, the register of digits of the quotient, three subtractors, three switches and a control unit, the outputs of the divider and the dividend via the data bus, the devices are connected to the information inputs of the divider register and to the information inputs of the first group of the first switch, the outputs of the first switch are connected to the information inputs of the dividend register, whose moves are connected to the inputs of the reduced first subtractor, the inputs of the subtracted and borrowed which are connected to the outputs of the first and second groups of the multiplication block, respectively, the outputs of the difference and the loan of the first subtractor are connected to the inputs of the reduced and subtracted second subtractor, respectively, the outputs of which are connected to the information inputs of the second group of the first switch, the inputs of the first group of the multiplication block are connected to the outputs of the register of the divider, respectively, the information inputs of the first group of the second switch connected to the outputs of the highest bits of the divisible through the device data bus, the output of the highest bits of the divider register is connected to the information inputs of the first group of the third switch, the information inputs of the second group of which are connected to the outputs of the high bits of the divider via the device data, the outputs of the third switch are connected to the inputs of the rounding adder the divider, the input of the logical "1" device is connected to the transfer input of the adder forced rounding of the divider, the outputs of which are connected with the inputs of the divider of the truncated numbers division unit, the divisible inputs of which are connected to the outputs of the second switch, the outputs of the truncated numbers division block are connected with the information inputs of the quotient digits register, the outputs of which are connected to the inputs of the second group of the multiplication unit and with the inputs of the least significant bits of the adder private, the outputs of the highest digits differences and loan of the first subtractor are connected to the inputs of the reduced and subtracted third subtractor, respectively, the input of the loan of the third subtractor is connected to the input of the logical "1" unit The devices, the outputs of the least significant bits of the third subtractor are connected to the information inputs of the second group of the second switch, the synchronization input of the device is connected to the sync inputs of the dividend and divider registers, the private adder, the private register of digits of the private and the control unit, the first output of the control unit is connected to the enable input of the divider register record and the input zeroing the adder private, as well as with the first control inputs of the first, second and third switches, the second output of the control unit is connected to the second control the inputs of the first, second, and third switches and the private recording adder write enable input, the third output of the control unit is connected to the write enable register of the dividend and register of digits of the private, the fourth output of the control unit is the output of the sign of the end of the division of the device, the outputs of the private adder are the outputs of the private device, the output of the senior discharge of the third subtractor is connected to the third control input of the second switch [2].

Хотя быстродействие этого устройства несколько выше по сравнению с рассмотренным ранее за счет сокращения числа тактов его работы, но и оно недостаточно высокое из-за большой длительности такта. Although the speed of this device is slightly higher compared to that previously considered due to the reduction in the number of clock cycles of its operation, it is also not high enough due to the long duration of the clock cycle.

Цель изобретения - повышение быстродействия устройства за счет сокращения длительности такта формирования k цифр частного. Оно достигается тем, что из длительности такта устранена задержка, вносимая первым вычитателем. The purpose of the invention is to increase the speed of the device by reducing the duration of the cycle of forming k digits of quotient. It is achieved by the fact that the delay introduced by the first subtractor is eliminated from the duration of the cycle.

Цель достигается тем, что в устройство для деления, содержащее регистр делимого, регистр делителя, сумматор частного, сумматор принудительного округления делителя, блок деления усеченных чисел, регистр цифр частного, три коммутатора и блок управления, причем выходы делителя и делимого через шину данных устройства соединены с информационными входами регистра делителя и с информационными входами первой группы первого коммутатора, выходы первого коммутатора соединены с информационными входами регистра делимого, информационные входы первой группы второго коммутатора соединены с выходами старших разрядов делимого через шину данных устройства, выход старших разрядов регистра делителя соединен с информационными входами первой группы третьего коммутатора, информационные входы второй группы которого соединены с выходами старших разрядов делителя через шину данных устройства, выходы третьего коммутатора соединены с входами сумматора принудительного округления делителя, вход логической "1" устройства соединен с входом переноса сумматора принудительного округления делителя, выходы которого соединены с входами делителя блока деления усеченных чисел, входы делимого которого соединены с выходами второго коммутатора, выходы блока деления усеченных чисел соединены с информационными входами регистра цифр частного, выходы которого соединены с входами младших разрядов сумматора частного, вход синхронизации устройства соединен с синхровходами регистров делимого и делителя, сумматора частного, регистра цифр частного и блока управления, первый выход блока управления соединен с входом разрешения записи регистра делителя и входом установки в ноль сумматора частного, а также с первыми управляющими входами первого, второго и третьего коммутаторов, второй выход блока управления соединен с вторыми управляющими входами первого, второго и третьего коммутаторов и входом разрешения записи сумматора частного, третий выход блока управления соединен с входом разрешения записи регистра делимого и регистра цифр частного, четвертый выход блока управления является выходом признака окончания деления устройства, выходы сумматора частного являются выходом частного устройства, введены формирователь частичных произведений, блок суммирования, два сумматора и элемент ИЛИ-НЕ, причем выход регистра делителя соединен с первым информационным входом формирователя частичных произведений, выходы регистра цифр частного соединены с вторым информационным входом формирователя частичных произведений, выход регистра делимого соединен с первым информационным входом блока суммирования, второй информационный вход блока суммирования соединен с выходом формирователя частичных произведений, выходы сумм и переносов блока суммирования соединены с входами первого и второго слагаемых первого сумматора соответственно, выходы старших разрядов сумм и переносов блока суммирования соединены с входами первого и второго слагаемых второго сумматора соответственно, выход второго сумматора соединен с информационными входами второй группы второго коммутатора, выход первого сумматора соединен с информационными входами второй группы первого коммутатора, выход старших разрядов первого сумматора соединен с первым входом элемента ИЛИ-НЕ, выход которого соединен с входом установки в ноль регистра цифр частного, первый выход блока управления соединен с вторым входом элемента ИЛИ-НЕ. The goal is achieved by the fact that in the device for dividing, containing the register of the dividend, the register of the divider, the adder private, the adder forced rounding of the divider, the unit for dividing truncated numbers, the register of digits of the quotient, three switches and a control unit, the outputs of the divider and dividend via the device data bus with the information inputs of the divider register and with the information inputs of the first group of the first switch, the outputs of the first switch are connected to the information inputs of the dividend register, the information inputs of the first group of the second switch are connected to the outputs of the highest bits of the divisible through the device data bus, the output of the highest bits of the divider register is connected to the information inputs of the first group of the third switch, the information inputs of the second group of which are connected to the outputs of the high bits of the divider via the device data bus, the outputs of the third switch are connected to the inputs of the adder forced rounding of the divider, the input of the logical "1" device is connected to the transfer input of the adder of forced rounding of delhi of the divider, the outputs of which are connected to the inputs of the divider of the truncated numbers division unit, the divisible inputs of which are connected to the outputs of the second switch, the outputs of the truncated numbers division unit are connected to the information inputs of the private digits register, the outputs of which are connected to the inputs of the least significant bits of the adder private, the device synchronization input is connected to by the sync inputs of the dividend and divider registers, the adder private, the register of digits of the quotient and the control unit, the first output of the control unit is connected to the input of the recording permission of the reg the divider and the input of setting to zero the adder private, as well as with the first control inputs of the first, second and third switches, the second output of the control unit is connected to the second control inputs of the first, second and third switches and the write enable input of the adder private, the third output of the control unit is connected with the permission input to write the register of the dividend and the register of digits of the quotient, the fourth output of the control unit is the output of the sign of the end of the division of the device, the outputs of the adder of the quotient are the output m of the private device, the partial product shaper, the summing unit, two adders and the OR-NOT element are introduced, the output of the divider register being connected to the first information input of the partial product shaper, the outputs of the private digit register connected to the second information input of the partial product shaper, the output of the dividend register with the first information input of the summing unit, the second information input of the summing unit is connected to the output of the partial product former, the outputs are mm and transfers of the summing unit are connected to the inputs of the first and second terms of the first adder, respectively, the outputs of the senior bits of the sums and transfers of the summing unit are connected to the inputs of the first and second terms of the second adder, respectively, the output of the second adder is connected to the information inputs of the second group of the second switch, the output of the first adder connected to the information inputs of the second group of the first switch, the high-order output of the first adder is connected to the first input of the OR-NOT element, the output to torogo coupled to the input for setting to zero the register numbers of the private, the first control unit output is connected to the second input of OR-NO element.

Заявляемое устройство для деления содержит отличительные признаки, не обнаруженные ни в одном из известных устройств - наличие формирователя частичных произведений, блока суммирования, двух сумматоров и элемента ИЛИ-НЕ с соответствующими связями. Эти признаки позволяют повысить быстродействие устройства за счет сокращения длительности такта формирования k цифр частного. The inventive device for dividing contains distinctive features not found in any of the known devices - the presence of the shaper of the partial works, the summation unit, two adders and the element OR NOT with the corresponding connections. These features can improve the performance of the device by reducing the duration of the cycle of forming k digits of quotient.

Таким образом, так как в заявляемом техническом решении имеются отличительные признаки, обеспечивающие достижение цели и не обнаруженные ни в одном другом известном аналогичном техническом решении, то оно соответствует критерию "существенные отличия". Thus, since in the claimed technical solution there are distinctive features that achieve the goal and are not found in any other known similar technical solution, it meets the criterion of "significant differences".

На фиг. 1 приведена структурная схема предлагаемого устройства для деления; на фиг. 2 - функциональная схема формирователя частичных произведений; на фиг. 3 - функциональная схема блока управления; на фиг. 4 - микропрограмма работы устройства. In FIG. 1 shows a structural diagram of the proposed device for division; in FIG. 2 - functional diagram of the shaper of partial works; in FIG. 3 is a functional diagram of a control unit; in FIG. 4 - firmware operation of the device.

Устройство для деления содержит (фиг. 1) регистр 1 делимого, регистр 2 делителя, сумматор 3 частного, формирователь 4 частичных произведений, блок 5 суммирования, первый 6 и второй 7 сумматоры, коммутаторы 8, 9 и 10, сумматор 11 принудительного округления делителя, блок 12 деления усеченных чисел, состоящий из узла 13 вычисления обратной величины и узла 14 умножения, регистр 15 цифр частного, элемент ИЛИ-НЕ 16, блок 17 управления, шину 18 данных устройства, вход 19 синхронизации устройства, вход 20 логической "1" устройства, выход 21 частного устройства, выход 22 регистра 1 делимого, выход 23 регистра 2 делителя, выход 24 старших разрядов регистра 2 делителя, выходы 25 третьего коммутатора 10, выходы 26 сумматора 11 принудительного округления делителя, выходы 27 узла 13 вычисления обратной величины, выходы 28 второго коммутатора 9, выходы 29 узла 14 умножения (они же являются выходами блока 12 деления усеченных чисел), выходы 30 регистра 15 цифр частного, выход 31 формирователя 4 частичных произведений, выходы 32 и 33 сумм и переносов блока 5 суммирования соответственно, выходы 34 и 35 старших разрядов сумм и переносов блока 5 суммирования, выход 36 первого сумматора 6, выход 37 старших разрядов первого сумматора 6, выход 38 элемента ИЛИ-НЕ 16, выход 39 второго сумматора 7, выходы 40 первого коммутатора 8, выход 41 старших разрядов делимого шины 18 данных устройства, выход 42 старших разрядов делителя шины данных устройства, выходы 43-46 блока 17 управления. Шина 18 данных устройства соединена с информационными входами регистра 2 делителя и с информационными входами первой группы первого коммутатора 8, выходы 40 которого соединены с информационными входами регистра 1 делителя. Информационные входы первой группы второго коммутатора 9 соединены с выходом 41 старших разрядов делимого через шину 18 данных устройства. The device for dividing contains (Fig. 1) register 1 dividend, register 2 divider, adder 3 private, shaper 4 partial products, block 5 summation, first 6 and second 7 adders, switches 8, 9 and 10, adder 11 for rounding the divider, a truncated number division unit 12, consisting of a reciprocal-calculating unit 13 and a multiplication unit 14, a register of 15 digits of quotient, an OR-NOT 16 element, a control unit 17, a device data bus 18, a device synchronization input 19, a device logical input “1” 20 output 21 private device output 22 re divisor histogram 1, output 23 of register 2 of the divider, output 24 of the upper bits of register 2 of the divider, outputs 25 of the third switch 10, outputs 26 of the adder 11 for rounding off the divider, outputs 27 of the node 13 for calculating the inverse value, outputs 28 of the second switch 9, outputs 29 of the node 14 multiplications (they are also outputs of block 12 of division of truncated numbers), outputs 30 of register 15 digits of quotient, output 31 of shaper 4 of partial products, outputs 32 and 33 of sums and transfers of block 5 of summation, respectively, outputs 34 and 35 of the highest bits of sums and transfers of block 5 totalization, output 36 of the first adder 6, output 37 of the highest bits of the first adder 6, output 38 of the OR-NOT 16 element, output 39 of the second adder 7, outputs 40 of the first switch 8, output 41 of the highest bits of the divisible bus 18 of the device data, output of 42 high bits device data bus divider, outputs 43-46 of control unit 17. The device data bus 18 is connected to the information inputs of the divider register 2 and to the information inputs of the first group of the first switch 8, the outputs 40 of which are connected to the information inputs of the divider register 1. The information inputs of the first group of the second switch 9 are connected to the output 41 of the senior bits of the dividend via the data bus 18 of the device.

Выход 24 старших разрядов регистра 2 делителя соединен с информационными входами первой группы третьего коммутатора 10, информационныев ходы второй группы которого соединены с выходом 42 старших разрядов делителя через шину 18 данных устройства. Выходы 25 третьего коммутатора соединены с входами сумматора 11 принудительного округления делителя. Вход 20 логической "1" устройства соединен с входом переноса сумматора 11 принудительного округления делителя, выходы 26 которого соединены с входами делителя блока 12 деления усеченных чисел, входы делимого которого соединены с выходами 28 второго коммутатора 9. Выходы 29 блока 12 деления усеченных чисел соединены с информационными входами регистра 15 цифр частного, выходы 30 которого соединены с входами младших разрядов сумматора 3 частного. Выход 23 регистра 2 делителя соединен с первым информационным входом формирователя 4 частичных произведений, выходы 30 регистра 15 цифр частного соединены с вторым информационным входом формирователя 4 частичныхп роизведений. Выход 22 регистра 1 делимого соединен с первым информационным входом блока 5 суммирования, второй информационный вход блока 5 суммирования соединен с выходом 31 формирователя 4 частичных произведений, выход 32 сумм и выход 33 переносов блока 5 суммирования соединены с входами первого и второго слагаемого первого сумматора 6 соответственно, выходы 34 и 35 старших разрядов соответственно сумм и переносов блока 5 суммирования соединены с входами первого и второго слагаемого второго сумматора 7 соответственно. Выход 39 второго сумматора 7 соединен с информационными входами второй группы второго коммутатора 9, выход 36 первого сумматора 6 соединен с информационными входами первого коммутатора 8, выход 37 старших разрядов первого сумматора 6 соединен с первым входом элемента ИЛИ-НЕ 16, выход 38 которого соединен с входом установки в ноль регистра 15 цифр частного. Вход 19 синхронизации устройства соединен с синхровходами регистров 1 делимого и 2 делителя сумматора 3 частного, регистра 15 цифр частного и блока 17 управления. Первый выход 43 блока управления соединен с входом разрешения записи регистра 2 делителя, сумматора 3 частного, регистра 15 цифр частного и блока 17 управления. Первый выход 32 блока управления соединен с входом разрешения записи регистра 2 делителя, входом установки в ноль сумматора 3 частного, а также с первыми управляющими входами первого 8, второго 9 и третьего 10 коммутаторов и с вторым входом элемента ИЛИ-НЕ 16, второй выход 44 блока управления соединен с вторыми управляющими входами первого 8, второго 9 и третьего 10 коммутаторов и входом разрешения записи сумматора 3 частного, третий выход 45 блока управления соединен с входом разрешения записи регистра 1 делимого и регистра 15 цифр частного, четвертый выход 46 блока управления является выходом признака окончания деления устройства. Выходы сумматора 3 частного являются выходом 21 частного устройства. The output of the 24 high bits of register 2 of the divider is connected to the information inputs of the first group of the third switch 10, the information inputs of the second group of which are connected to the output of 42 high bits of the divider through the device data bus 18. The outputs 25 of the third switch are connected to the inputs of the adder 11 forced rounding of the divider. The input 20 of the logical “1” device is connected to the transfer input of the adder 11 for rounding off the divider, the outputs 26 of which are connected to the inputs of the divider of the truncated number division unit 12, the divisible inputs of which are connected to the outputs 28 of the second switch 9. The outputs 29 of the truncated number division unit 12 are connected to the information inputs of the register are 15 digits of the private, outputs 30 of which are connected to the inputs of the least significant bits of the adder 3 private. The output 23 of register 2 of the divider is connected to the first information input of the generator 4 of partial works, the outputs 30 of the register 15 of the digits are connected to the second information input of the generator 4 of the partial products. The output 22 of register 1 of the dividend is connected to the first information input of the summing unit 5, the second information input of the summing unit 5 is connected to the output 31 of the shaper 4 of the partial products, the output 32 of the sums and the output 33 transfers of the summing unit 5 are connected to the inputs of the first and second terms of the first adder 6, respectively , the outputs 34 and 35 of the most significant bits, respectively, of the sums and transfers of the summing unit 5 are connected to the inputs of the first and second terms of the second adder 7, respectively. The output 39 of the second adder 7 is connected to the information inputs of the second group of the second switch 9, the output 36 of the first adder 6 is connected to the information inputs of the first switch 8, the high-order output 37 of the first adder 6 is connected to the first input of the OR-NOT 16 element, the output of which 38 is connected to input setting to zero register 15 digits private. The synchronization input 19 of the device is connected to the sync inputs of the registers 1 of the dividend and 2 divider of the adder 3 private, register 15 digits of the private and control unit 17. The first output 43 of the control unit is connected to the write enable input of register 2 of the divider, adder 3 private, register 15 digits of private and control unit 17. The first output 32 of the control unit is connected to the write enable input of register 2 of the divider, the input of setting to zero the adder 3 private, and also to the first control inputs of the first 8, second 9 and third 10 switches and with the second input of the OR-NOT 16 element, second output 44 the control unit is connected to the second control inputs of the first 8, second 9 and third 10 switches and the write enable input of the adder 3 private, the third output 45 of the control unit is connected to the write enable input of register 1 divisible and register 15 digits private, fourth the th output 46 of the control unit is the output of the sign of the end of the division of the device. The outputs of the adder 3 private are the output 21 of the private device.

Регистры 1 и 2 делимого и делителя предназначены для хранения двоичных кодов делимого (остатков) и делителя соответственно. Регистр 1 делимого (n+1)-разрядный, из которых один разряд расположен слева от запятой, а остальные - справа oт запятой. Регистр 2 делителя содержит n разрядов, причем все разряды расположены справа от запятой. Registers 1 and 2 of the dividend and divider are designed to store the binary codes of the dividend (residues) and the divider, respectively. Register 1 is divisible (n + 1) -bit, of which one digit is located to the left of the comma, and the rest is to the right of the comma. Register 2 of the divider contains n bits, and all bits are located to the right of the comma.

В первом такте работы устройства в эти регистры загружаются n-разрядные коды дробных частей делимого и делителя, которые являются правильными положительными дробями, причем дробная часть делимого загружается в n разрядов регистра 1, расположенных справа от запятой, с одновременной записью нуля в разряд, расположенный слева от запятой. В регистре 2 хранится n-разрядный двоичный код делителя без знака. In the first step of the device’s operation, n-bit codes of the fractional parts of the dividend and divisor, which are regular positive fractions, are loaded into these registers, and the fractional part of the dividend is loaded into n bits of register 1, located to the right of the comma, while writing zero to the bit located on the left from a comma. Register 2 stores the n-bit binary code of the unsigned divider.

Предлагается, что все регистры устройства построены на двухтактных синхронных DV-триггерах. Запись информации в регистры производится по синхроимпульсу при наличии разрешающего потенциала на их V-входах. It is proposed that all device registers are built on push-pull synchronous DV triggers. Information is recorded in the registers according to the clock pulse in the presence of a resolving potential at their V-inputs.

Сумматор 3 частного предназначен для хранения частного. Он также участвует в операции деления в процессе формирования правильного частного. В первом такте деления сумматор 3 частного обнуляется путем подачи синхроимпульса с входа 19 синхронизации устройства на его синхровход и разрешающего потенциала с первого выхода 43 блока 17 управления на вход разрешения установки в ноль сумматора 3 частного. Во всех остальных тактах работы устройства в сумматоре 3 частного накапливается значение частного. Для этого к значению частного, сформированному на предыдущих тактах работы устройства и сдвинутому на k-1 разряд влево (в сторону старших разрядов), прибавляется значение k цифр частного, поступающих на входы его младших разрядов с выходов 30 регистра 15 цифр частного (старшая из k очередных цифр частного является корректирующей для частного, сформированного к данному моменту в сумматоре 3 частного). Запись информации в сумматор 3 частного также осуществляется по синхроимпульсу при наличии разрешающего потенциала на его входе разрешения записи, который подключен к второму выходу 44 блока 17 управления. После завершения деления образованное в сумматоре 3 частное поступает на выход 21 частного устройства. Предполагается, что сумматор 3 частного реализован так же, как и в устройстве-прототипе, т.е. на комбинационном сумматоре и регистре. The adder 3 private is designed to store private. He also participates in the division operation in the process of forming the correct quotient. In the first division clock, the adder 3 of the quotient is reset by applying a clock from the device synchronization input 19 to its sync input and a resolving potential from the first output 43 of the control unit 17 to the enable enable input of the adder 3 of the quotient 3. In all other clock cycles of the device in the adder 3 quotient accumulates the value of quotient. To do this, to the quotient value, formed at the previous clock cycles of the device and shifted to the k-1 digit to the left (towards the higher digits), the value of k digits of the quotient arriving at the inputs of its lower digits from the outputs 30 of the register of 15 digits of the quotient (the oldest of k of the next digits of the quotient is corrective for the quotient formed by the moment in the adder 3 quotient). Recording information in the adder 3 private is also carried out by a clock pulse in the presence of a resolving potential at its input of the recording permission, which is connected to the second output 44 of the control unit 17. After completion of the division formed in the adder 3 quotient enters the output 21 of the private device. It is assumed that the adder 3 quotient is implemented in the same way as in the prototype device, i.e. on the combiner and register.

В формирователе 4 частичных произведений осуществляется формирование частичных произведений, получаемых при перемножении значения n-разрядного делителя, хранимого в регистре 2 делителя в прямом коде и поступающего на первый информационный вход формирователя 4 частичных произведений с выхода 23 регистра 2 делителя, и k-разрядного частного, сформированного на выходах 29 блока 12 деления усеченных чисел в прямом коде и поступающего на второй информационный вход формирователя 4 частичных произведений с выходов 30 регистра 15. При этом на выходе 31 формирователя 4 частичных произведений формируется ряд частичных произведений, соответствующих умножению множимого на отрицательный множитель в дополнительном коде без представления множителя в дополнительном коде. В качестве множимого используется n-разрядный делитель, в качестве множителя используются k цифр частного, полученные на выходах 30 регистра 15 цифр частного. In the shaper of 4 partial works, the formation of the partial works is obtained by multiplying the value of the n-bit divider stored in register 2 of the divider in direct code and fed to the first information input of the shaper of 4 partial works from the output 23 of the register 2 of the divider, and k-bit private, formed at the outputs 29 of the block 12 dividing truncated numbers in the direct code and fed to the second information input of the shaper 4 partial works from the outputs 30 of the register 15. At the same time, the output 31 of the shaper of 4 partial products, a series of partial works is formed corresponding to multiplying the multiplier by a negative factor in the additional code without presenting the factor in the additional code. The n-bit divider is used as the multiplier, k digits of the quotient are used as the multiplier; 15 digits of the quotient received at the outputs 30 of the register.

На фиг. 2 показана функциональная схема формирователя 4 частичных произведений при k=4. На первый информационный вход формирователя 4 с выхода 23 регистра 2 делителя поступает значение n-разрядного делителя, а на второй информационный вход с выходом 30 регистра 15 цифр частного - значение k-разрядного частного в виде Z=Z1, Z2 Z3 Z4. Для формирования частичных произведений применяется способ умножения на два разряда множителя с анализом трех разрядов множителя, причем каждое частичное произведение соответствует умножению множимого на два разряда отрицательного множителя в дополнительном коде. На выходе 31 формирователя 4 частичных произведений при k= 4 образуются три частичных произведения. Формирователь 4 частичных произведений реализован на дешифраторах 47, 48 и 49 и коммутаторах 50, 51 и 52. В табл. 1 поясняется формирование частичного произведения на выходе одного из коммутаторов формирователя 4 частичных произведений в зависимости от расшифровки одной двухразрядной группы разрядов множителя вместе со старшим разрядом соседней младшей группы. In FIG. 2 shows a functional diagram of a shaper of 4 partial works at k = 4. The value of an n-bit divider is supplied to the first information input of the shaper 4 from the output 23 of the register 2 of the divider, and the value of the k-bit value in the form Z = Z1, Z2 Z3 Z4 is sent to the second information input with the output 30 of the register 15 of 15 digits. To form partial products, the method of multiplying by two digits of the factor with the analysis of three digits of the multiplier is used, and each partial product corresponds to multiplying the multiplier of two digits of the negative factor in the additional code. At the output 31 of the shaper 4 partial works at k = 4 three partial works are formed. The shaper of 4 partial works is implemented on the decoders 47, 48 and 49 and the switches 50, 51 and 52. In the table. 1, the formation of a partial product at the output of one of the switches of the shaper of 4 partial works is explained, depending on the decryption of one two-bit group of bits of the multiplier together with the senior bit of the neighboring younger group.

С помощью блока 5 суммирования осуществляется сложение текущего остатка, поступающего с выхода 22 регистра 1 делимого, с рядом частичных произведений, образованных на выходе 31 формирователя 4 частичных произведений и сдвинутых относительно друг друга определенным образом. Результат этого сложения является очередным остатком и получается на выходе 32 сумм и выходе 33 переносов блока 5 суммирования в двухрядном коде. Блок 5 суммирования фактически является преобразователем многорядного кода в двухрядный и может быть реализован различными методами. Using the summing unit 5, the current balance coming from the output 22 of the register 1 of the dividend is added together with a number of partial works formed at the output 31 of the shaper 4 of the partial works and shifted relative to each other in a certain way. The result of this addition is the next remainder and is obtained at the output of 32 sums and the output of 33 transfers of the summing unit 5 in a two-row code. The summing unit 5 is actually a multi-line to two-line code converter and can be implemented by various methods.

Первый сумматор 6 осуществляет преобразование двухрядного кода очередного остатка, образованного на выходах 32 и 33 блока 5 суммирования, в однорядный код. Он является сумматором комбинационного типа с распространением переноса. С выхода 36 первого сумматора 6 значение очередного остатка в однорядном коде записывается в регистр 1 делимого. The first adder 6 converts the two-row code of the next remainder formed at the outputs 32 and 33 of the summing unit 5 into a single-row code. It is a combinational type adder with carry spread. From the output 36 of the first adder 6, the value of the next remainder in a single-row code is recorded in register 1 of the dividend.

С помощью второго сумматора 7, второго коммутатора 9, третьего коммутатора 10, сумматора 11 принудительного округления делителя и блока 12 деления усеченных чисел, состоящего из узла 13 вычисления обратной величины и узла 14 умножения, в устройстве по значению старших разрядов делимого (остатка) и делителя формируется k двоичных цифр частного, причем их формирование происходит параллельно с работой первого сумматора 6, на выходе 36 которого образуется значение очередного остатка в однорядном коде. Using the second adder 7, the second switch 9, the third switch 10, the adder 11 for forced rounding of the divider and the unit 12 for dividing the truncated numbers, consisting of a node 13 for calculating the reciprocal and a node 14 for multiplication, in the device by the value of the highest bits of the dividend (remainder) and the divider k binary digits of the quotient are formed, and their formation occurs in parallel with the operation of the first adder 6, the output of which 36 forms the value of the next remainder in a single-row code.

Пусть делимое X и делитель Y есть нормализованные двоичные дроби, т.е. 1/2 ≅ X < 1 и 1/2 ≅ Y < 1. Это справедливо только в первом такте деления. В дальнейшем, когда в роли делимого выступают промежуточные остатки, возможно нарушение нормализации делимого как влево, так и вправо. В общем случае делимое X в предлагаемом устройстве может изменяться в пределах 0 ≅ X < 2Y. Можно показать, что для получения в устройстве k очередных цифр частного с точностью до единицы их младшего разряда достаточно обрабатывать k+4 старших разрядов остатка (один разряд - слева от запятой, а остальные - справа от запятой), k+3 старших разрядов делителя Y (все разряды расположены справа от запятой) и k+2 старших разрядов обратной величины (один разряд - слева от запятой, остальные - справа). Чтобы значение этих k цифр частного не превышало истинное значение, т.е. чтобы было равно истинному значению или было меньше его на единицу младшего разряда с весом 2-(l-1), в сумматоре 11 осуществляется принудительное увеличение значения старших разрядов делителя на единицу их младшего разряда. Let the dividend X and the divisor Y be normalized binary fractions, i.e. 1/2 ≅ X <1 and 1/2 ≅ Y <1. This is true only in the first measure of division. In the future, when intermediate residues act as the dividend, a violation of the normalization of the dividend is possible both to the left and to the right. In general, the divisible X in the proposed device can vary within 0 ≅ X <2Y. It can be shown that in order to obtain k next digits of the quotient, accurate to the unit of their least significant digit, it is sufficient to process k + 4 high order bits of the remainder (one digit to the left of the decimal point and the rest to the right of the decimal point), k + 3 high order bits of the divisor Y (all digits are located to the right of the comma) and k + 2 senior digits of the inverse value (one digit to the left of the comma, the rest to the right). So that the value of these k digits of the quotient does not exceed the true value, i.e. so that it is equal to the true value or less than it by a unit of the least significant bit with a weight of 2- (l-1), in adder 11, the value of the highest bits of the divider is forced to increase by one of their least significant bit.

Второй сумматор 7 комбинационного типа с распространением переноса. На его входы первого и второго слагаемых с выходов 34 и 35 старших разрядов сумм и переносов блока 5 суммирования подается значение k+4 старших разрядов (один разряд - слева от запятой, а остальные - справа) сумм и переносов двухрядного кода очередного остатка, образованного на выходах 32 и 33 блока 5 суммирования. На выходе 39 второго сумматора 7 образуется (k+4)-разрядный результат. Фактически с помощью второго сумматора 7 в устройстве осуществляется опережающее формирование значения старших разрядов очередного остатка в однорядном коде, так как малоразрядный второй сумматор 7 работает быстрее многоразрядного первого сумматора 6. The second adder 7 is a Raman type with spread propagation. The inputs of the first and second summands from the outputs of the 34th and 35th highest digits of the sums and transfers of the summing unit 5 are fed with the value k + 4 higher digits (one digit to the left of the comma, and the rest to the right) of the sums and transfers of the two-row code of the next remainder formed on the outputs 32 and 33 of the block 5 summation. Output 39 of the second adder 7 produces a (k + 4) -bit result. In fact, using the second adder 7 in the device, the leading values of the next bits of the next remainder are pre-formed in the single-row code, since the low-bit second adder 7 is faster than the multi-bit first adder 6.

С помощью первого коммутатора 8 осуществляется передача на информационные входы регистра 1 делимого либо делимого через шину 18 данных устройства, когда на первом выходе 43 блока 17 управления формируется сигнал логической "1", либо однорядного кода остатка, образованного на выходе 36 первого сумматора 6, когда на втором выходе 44 блока 17 управления формируется сигнал логической "1". Каждый разряд коммутатора 8 может быть реализован на одном элементе 2И-2ИЛИ. Using the first switch 8, the device data is divided or divisible through the bus 18 to the information inputs of the device when a logical “1” signal or a single-line code of the remainder generated at the output 36 of the first adder 6 is generated at the first output 43 of the control unit 17 when at the second output 44 of the control unit 17, a logical “1” signal is generated. Each bit of the switch 8 can be implemented on one element 2I-2OR.

С помощью второго коммутатора 9 осуществляется передача на входы делимого блока 12 деления усеченных чисел значения (k+4)-разрядного кода (один разряд - слева от запятой, а остальные - справа). Коммутатор 9 работает следующим образом. Если на его первом управляющем входе, который подключен к первому выходу 43 блока 17 управления, присутствует сигнал логической "1", то на выходы 28 второго коммутатора 9 с выходов 41 старших разрядов делимого через шину 18 данных устройства подаются k+3 старших разрядов делимого (один разряд - слева от запятой, а остальные - справа, причем разряд слева от запятой равен нулю), так как в первом такте работы устройства k цифр частного формируются по однорядному коду остатка. Если на второй управляющий вход коммутатора 9, который подключен к второму выходу 44 блока 17 управления, поступает сигнал логической "1", то к выходам 28 второго коммутатора 9 подключаются информационные входы второй группы, на которые подается с выхода 39 значение k+4 разрядов результата второго сумматора 7 (один разряд - слева от запятой, а остальные - справа). Каждый разряд коммутатора 9 может быть реализован на одном элементе 2И-2ИЛИ. Using the second switch 9, the values of the (k + 4) -digit code are transmitted to the inputs of the divisible block 12 for dividing the truncated numbers (one digit to the left of the comma and the rest to the right). The switch 9 operates as follows. If at its first control input, which is connected to the first output 43 of the control unit 17, there is a logical “1” signal, then k + 3 senior bits of the dividend are fed to the outputs 28 of the second switch 9 from the outputs 41 of the highest divisible bits through the device data bus 18 ( one digit is to the left of the comma, and the rest is to the right, and the digit to the left of the comma is zero), since in the first clock cycle of the device k digits of quotients are formed by a single-row remainder code. If the logical 1 is supplied to the second control input of the switch 9, which is connected to the second output 44 of the control unit 17, then the outputs of the second switch 9 are connected to the information inputs of the second group, to which the value k + 4 bits of the result second adder 7 (one digit to the left of the comma, and the rest to the right). Each bit of the switch 9 can be implemented on one element 2I-2OR.

С помощью третьего коммутатора 10 осуществляется передача на входы сумматора 11 принудительного округления делителя значения k+3 старших разрядов (все разряды справа от запятой) кода делителя либо через шину 18 данных устройства, когда на первом управляющем входе, который подключен к первому выходу 43 блока 17 управления, присутствует сигнал логической "1", либо с выхода 24 регистра 2 делителя, когда на втором управляющем входе, который подключен к второму выходу 44 блока 17 управления, присутствует сигнал логической "1". Каждый разряд коммутатора 10 может быть реализован на одном элементе 2И-2ИЛИ. Using the third switch 10, the k + 3 high-order bits (all bits to the right of the decimal point) of the divider code are transmitted to the inputs of the adder 11 for rounding the divider, or through the device data bus 18, when the first control input is connected to the first output 43 of block 17 control, there is a logical signal "1", or from the output 24 of the register 2 of the divider, when at the second control input, which is connected to the second output 44 of the control unit 17, there is a logic signal "1". Each bit of the switch 10 can be implemented on one element 2I-2OR.

Сумматор 11 (k+3)-разрядный комбинационного типа. В сумматоре 11 осуществляется принудительное округление делителя путем прибавления к значению k+3 старших разрядов делителя, поступающих на информационные входы сумматора 11 с выходов 25 третьего коммутатора 10, единицы в младший разряд, поступающей на вход переноса сумматора 11 принудительного округления делителя через вход 20 логической "1" устройства. На выходе 26 сумматора 11 принудительного округления делителя образуется (k+4)-разрядный результат (один разряд - слева от запятой, а остальные - справа от запятой), который далее поступает на входы делителя блока 12 деления усеченных чисел. The adder is 11 (k + 3) -bit combination type. In the adder 11, the divider is rounded off by adding to the k + 3 value the highest bits of the divider received at the information inputs of the adder 11 from the outputs 25 of the third switch 10, the unit in the low order received at the transfer input of the adder 11 for the rounding of the divider through the logical input 20 1 "device. At the output 26 of the adder 11 of the rounding off of the divider, a (k + 4) -bit result is generated (one digit to the left of the decimal point, and the rest to the right of the decimal point), which then goes to the inputs of the divider of the truncated number division block 12.

В блоке 12 осуществляется деление (k+4)-разрядных двоичных чисел (один разряд этих чисел расположен слева от запятой, а остальные - справа от запятой) с образованием на выходах 29 k цифр частного. Деление в блоке 12 осуществляется путем умножения значения делимого на значение обратной величины делителя. Для этого блок 12 содержит комбинационный узел 13 вычисления обратной величины (на его выходах 27 образуется (k+2)-разрядный код старших разрядов обратной величины) и комбинационный узел 14 умножения. Узел 13 может быть выполнен в виде комбинационной схемы, реализующей, например, метод деления Стефанелли, или совместно с сумматором 11 на ПЗУ по соответствующей таблице истинности. In block 12, the division of (k + 4) -bit binary numbers is performed (one bit of these numbers is located to the left of the comma, and the rest to the right of the comma) with the formation of outputs of 29 k digits. The division in block 12 is carried out by multiplying the value of the dividend by the value of the reciprocal of the divider. For this, block 12 contains a combination unit 13 for calculating the reciprocal value (at its outputs 27, a (k + 2) -bit code of the highest digits of the reciprocal value is generated) and a combination unit 14 for multiplication. The node 13 can be made in the form of a combinational circuit that implements, for example, the Stefanelli division method, or together with the adder 11 into ROM according to the corresponding truth table.

Регистр 15 цифр частного предназначен для временного хранения сформированных на выходах 29 блока 12 k очередных цифр частного. Запись в него информации производится по синхроимпульсу при наличии на его входе разрешения записи сигнала логической "1", который подключен к третьему выходу 45 блока 17 управления. Обнуление регистра 15 цифр частного производится также по синхроимпульсу при наличии на его входе установки в ноль сигнала логической "1", подаваемого с выхода 38 элемента ИЛИ-НЕ 16. В случае наличия сигналов логической "1" как на входе разрешения записи, так и на входе установки в ноль регистра 15 цифр частного, по синхроимпульсу происходит обнуление регистра 15 цифр частного, так как приоритет у входа установки в ноль выше, чем у входа разрешения записи. Register 15 digits of private is intended for temporary storage formed at the outputs 29 of the block 12 k next digits of private. Information is recorded in it according to a clock pulse if there is a logical “1” signal recording permission at its input, which is connected to the third output 45 of the control unit 17. The reset of the register of 15 digits of the quotient is also performed according to the clock pulse if it has a logic signal “1” set to zero at its input, which is output from the output of the 38 OR-NOT 16. If there are logical “1” signals, both at the recording permission input and at input of the register to the register of 15 digits of quotient to zero, according to the clock pulse, the register of 15 digits of the quotient is reset to zero, since the priority at the input of the setup to zero is higher than that of the recording permission input.

Так как в предлагаемом устройстве при формировании k цифр частного используются старшие разряды остатка, полученные при приведении на втором сумматоре 7 к однорядному коду старших разрядов двухрядного кода остатка, то становится возможным образование в устройстве неправильного значения k цифр частного. Так, если значение старших разрядов приведенного остатка, полученного на выходе 36 первого сумматора 6, равно нулю, то при формировании однорядного кода старших разрядов остатка путем сложения на втором сумматоре 7 старших разрядов двухрядного кода остатка возможно получение значения суммы на выходе 39 сумматора 7 меньшего, чем ноль на единицу младшего разряда, т.е. значения

. Для исключения возможности получения в устройстве неверного значения k цифр частного в нем предусмотрена блокировка (формирование значения k цифр частного, равного нулю) k цифр частного, полученных на выходах 29 блока 12 деления усеченных чисел путем подачи на вход установки в ноль регистра 15 цифр частного уровня логической "1" с выхода 38 элемента ИЛИ-НЕ 16. Уровень логической "1" на выходе элемента ИЛИ-НЕ 16 устанавливается в том случае, если значение k старших разрядов однорядного кода остатка, полученного на выходе 37 старших разрядов первого сумматора 6, равно нулю и одновременно на втором входе элемента ИЛИ-НЕ 16, который подключен к первому выходу 43 блока 17 управления, присутствует сигнал логического "0". Во всех других случаях осуществляется запись в регистр 15 цифр частного, полученных на выходах 29 блока 12 деления усеченных чисел.Since in the proposed device, when forming k digits of the quotient, the highest bits of the remainder are used, obtained when the second adder 7 was converted to a single-row code of the highest digits of the two-row remainder code, it becomes possible to form an incorrect value of k digits of the quotient in the device. So, if the value of the leading bits of the reduced remainder obtained at the output 36 of the first adder 6 is zero, then when generating a single-row code of the leading bits of the remainder by adding 7 higher bits of the two-row remainder code on the second adder, it is possible to obtain the value of the sum at the output 39 of the adder 7 smaller, than zero per unit of the lower order, i.e. values

. To exclude the possibility of receiving an incorrect value of k digits in a device, it provides for blocking (generating a value of k digits of quotients equal to zero) of k digits received at the outputs 29 of block 12 of the division of truncated numbers by feeding 15 digits of the private level to the input of the register logical "1" from the output of the 38 element OR NOT 16. The level of logical "1" at the output of the element OR NOT 16 is set if the value k of the upper digits of the single-row code of the remainder received at the output of 37 senior digits of the first sum Mathor 6, is equal to zero and at the same time at the second input of the element OR NOT 16, which is connected to the first output 43 of the control unit 17, there is a logical signal "0". In all other cases, a register is made of 15 digits of the quotient received at the outputs 29 of block 12 of the division of truncated numbers.

Блок 17 управления координирует работу узлов и блоков устройства при выполнении в нем операции деления. Как и в устройстве-прототипе он может быть реализован различными методами, например, на счетчике 53 и памяти 54 микрокоманд (фиг. 3). Счетчик 53 накапливающего типа и предназначен для естественной адресации микрокоманд. Вход счета счетчика 53 соединен с входом 19 синхронизации устройства. В качестве памяти 54 микрокоманд может быть применена быстродействующая постоянная память емкостью (M+1) 4 бит, где M=

- число тактов собственно деления, в течение которых в устройстве формируется [M≅ (k-1)+1] цифр частного; ] X[ - ближайшее целое, большее или равное X. В самом начале работы устройства счетчик 53 устанавливается в некоторое исходное состояние, например в ноль (на фиг. 3 цепь установки счетчика 53 в исходное состояние не показана). Микропрограмма работы устройства представлена на фиг. 4.The control unit 17 coordinates the operation of the nodes and blocks of the device when performing a division operation in it. As in the prototype device, it can be implemented by various methods, for example, on the counter 53 and memory 54 microcommands (Fig. 3). The counter 53 is accumulating type and is designed for the natural addressing of microcommands. The input of the counter counter 53 is connected to the input 19 of the synchronization device. As a memory of 54 microcommands, a fast-acting read-only memory with a capacity of (M + 1) 4 bits, where M =

- the number of measures of the division itself, during which [M частного (k-1) +1] digits of the quotient are formed in the device; ] X [is the nearest integer greater than or equal to X. At the very beginning of the operation of the device, the counter 53 is set to some initial state, for example, to zero (in Fig. 3, the chain for setting the counter 53 to its initial state is not shown). The firmware of the device is shown in FIG. 4.

Устройство для деления работает следующим образом. A device for dividing works as follows.

Пусть на входе 18 данных устройства присутствуют без знаков n-разрядные двоичные коды делителя Y и делимого X (т.е. коды дробных частей делителя и делимого), а счетчик 53 блока 17 управления установлен в начальное нулевое состояние. Тогда на первом 43 и третьем 45 выходах блока 17 управления формируются единичные сигналы, под действием которых коммутатор 8 пропускает на информационные входы регистра 1 делимого делимое X с шины 18 данных устройства, второй коммутатор 9 пропускает на входы делимого блока 12 деления усеченных чисел значение старших разрядов делимого с выхода 41 через шину 18 данных устройства, третий коммутатор 10 пропускает на информационные входы сумматора 11 принудительного округления делителя значение старших разрядов делителя с выхода 42 через шину 18 данных устройства, на выходах 29 блока 12 деления усеченных чисел формируется значение Z1 самых старших k цифр частного, регистры 1, 2, 15 подготовлены к приему информации, так как на входах разрешения записи этих регистров присутствуют сигналы логической "1" и на выходе 38 элемента ИЛИ-НЕ 16 формируется сигнал логического "0", который не приводит к обнулению регистра 15 в первом такте работы устройства, сумматор 3 частного настроен на обнуление, так как на его входе установки в ноль присутствует сигнал логической "1", сформированный на выходе 43 блока 17 управления. Suppose that at the input 18 of the device data there are n-bit binary codes of the divisor Y and the dividend X (i.e., the codes of the fractional parts of the divider and the dividend) without signs, and the counter 53 of the control unit 17 is set to the initial zero state. Then, at the first 43 and third 45 outputs of the control unit 17, single signals are generated, under which the switch 8 passes the information of the divisible divisible X from the device data bus 18 to the information inputs of the register 1, the second switch 9 passes the high-order bits to the inputs of the divisible block 12 of the division of truncated numbers divisible from the output 41 through the data bus 18 of the device, the third switch 10 passes to the information inputs of the adder 11 rounding the divider the value of the highest bits of the divider from output 42 through the data bus 18 devices, at the outputs 29 of the truncated number division block 12, the value Z1 of the highest k digits of the quotient is formed, registers 1, 2, 15 are prepared for receiving information, since there are logical “1” signals at the recording permission inputs and 38 OR -NOT 16, a logical “0” signal is generated, which does not lead to zeroing of register 15 in the first cycle of the device, the adder 3 is set to zero, since at its input to zero there is a logical “1” signal generated at block output 43 17 controls Niya.

С приходом первого синхроимпульса на вход 18 синхронизации устройства осуществляются запись двоичных кодов делимого X и делителя Y в регистры 1 и 2 соответственно, в регистр 15 - значения Z1 самых старших k цифр частного Z, а также обнуление сумматора 5 частного. Счетчик 53 блока 17 управления устанавливается в состояние "1". После завершения действия первого импульса на входе 19 синхронизации устройства заканчивается первый такт (подготовительный этап) и начинается собственно деление, в процессе которого в течение M тактов формируется [M˙(k-1)+1] двоичных цифр частного. With the arrival of the first clock pulse to the synchronization input 18 of the device, binary codes of divisible X and divisor Y are recorded in registers 1 and 2, respectively, in register 15 are the Z1 values of the oldest k digits of the private Z, and also the reset of the adder 5 of the private. The counter 53 of the control unit 17 is set to "1". After the action of the first pulse at the synchronization input 19 of the device ends, the first clock cycle (preparatory stage) ends and the division itself begins, during which, during M clock cycles, [M˙ (k-1) +1] binary digits of the quotient are formed.

Во втором такте (в первом из M тактов собственно деления) работы устройства на втором 44 и третьем 45 выходах блока 17 управления формируются сигналы логической "1". Под действием этих управляющих сигналов в устройстве выполняются следующие действия. На выходе 31 формирователя 4 частичных произведений образуется ряд частичных произведений, получающихся при умножении Y˙ (-Z1). С помощью блока 5 суммирования и первого сумматора 6 формируется сумма X+Y˙ (-Z1) в однорядном коде, которая в дальнейшем служит очередным остатком и передается на информационные входы регистра 1 со сдвигом на k-1 разрядов влево (в сторону старших разрядов). По значению старших разрядов сумм и переносов, образованных на выходах блока 5 суммирования, на выходе 39 второго сумматора 7 формируется значение старших разрядов однорядного кода первого остатка, которое далее через второй коммутатор 9 передается на входы делимого блока 12 деления усеченных чисел, третий коммутатор 10 пропускает на входы сумматора 11 значение старших разрядов делителя с выхода 24 регистра 2 делителя, на выходах 29 блока 12 получается значение Z2 следующих очередных цифр частного Z. Старшие k разрядов образованного в первом сумматоре 6 результата поступают с выхода 37 старших разрядов первого сумматора 6 на первый вход элемента ИЛИ-НЕ 16. Если значение k старших разрядов первого сумматора 6 равно нулю, то на выходе 38 элемента ИЛИ-НЕ 16 формируется сигнал логической "1" (так как на первом выходе 43 блока 17 управления сформирован сигнал логического "0"), в противном случае - сигнал логического "0". Сигнал с выхода 38 элемента ИЛИ-НЕ 16 поступает на вход установки в ноль регистра 15 цифр частного. Если этот сигнал соответствует уровню логического "0", то в качестве Z2 следующих цифр частного Z используется k цифр частного, образованных на выходе 29 блока 12 деления усеченных чисел, а если этот сигнал соответствует уровню логической "1", то происходит блокировка записи в регистр 15 цифр частного, поступающих с выходов 29 блока 12 деления усеченных чисел, путем обнуления регистра цифр частного (в устройстве в этом случае используется значение Z2 следующих k цифр частного Z, равное нулю). К содержимому сумматора 3 частного (во втором такте содержимое сумматора 3 еще равно нулю), сдвинутому на k-1 разрядов в сторону его старших разрядов, осуществляется прибавление значение Z1 частного Z, которое хранится в течение второго такта в регистре 15 частного и подается на входы младших разрядов сумматора 3 частного. Регистр 1 и сумматор 3 частного подготовлены к приему информации, а регистр 15 цифр частного в зависимости от значения сигнала на его входе установки в ноль подготовлен к приему информации либо к обнулению. In the second clock cycle (in the first of the M clocks of the division itself) of the operation of the device, the logical 1 signals are generated at the second 44 and third 45 outputs of the control unit 17. Under the influence of these control signals in the device, the following actions are performed. At the output 31 of the shaper 4 of the partial products, a series of partial works is obtained, obtained by multiplying Y˙ (-Z1). Using the summing unit 5 and the first adder 6, the sum X + Y˙ (-Z1) is formed in a single-line code, which subsequently serves as the next remainder and is transmitted to the information inputs of register 1 with a shift by k-1 digits to the left (towards the higher digits) . According to the value of the senior bits of the sums and transfers formed at the outputs of the summing unit 5, the output 39 of the second adder 7 generates the value of the highest bits of the single-row code of the first remainder, which is then transmitted through the second switch 9 to the inputs of the divisible unit 12 for truncated numbers division, the third switch 10 passes to the inputs of the adder 11, the value of the highest bits of the divider from the output 24 of the register 2 of the divider, at the outputs 29 of block 12, the value Z2 of the next successive digits of the private Z is obtained. The highest k bits of the sum formed in the first Point 6 of the result comes from the output of the 37 most significant bits of the first adder 6 to the first input of the OR-NOT 16. If the value k of the most significant bits of the first adder 6 is zero, then the output 38 of the OR-NOT 16 generates a logical "1" signal (since at the first output 43 of the control unit 17, a logical “0” signal is generated); otherwise, a logical “0” signal is generated. The signal from the output of the 38 element OR NOT 16 is fed to the input of the setting to zero register 15 digits private. If this signal corresponds to a logical level of "0", then k digits of the quotient formed at the output 29 of the truncated number division block 12 are used as the Z2 of the next digits of private Z, and if this signal corresponds to the logical level of "1", then writing to the register is blocked 15 digits of the quotient coming from the outputs 29 of the block 12 for dividing truncated numbers by zeroing the register of digits of quotients (in this case, the device uses the value Z2 of the next k digits of quotients of Z equal to zero). To the contents of the adder 3 private (in the second clock, the contents of the adder 3 are still zero), shifted by k-1 digits towards its higher digits, the value Z1 of the private Z is added, which is stored during the second clock in register 15 of the quotient and fed to the inputs lower order adder 3 private. Register 1 and adder 3 quotient are prepared for receiving information, and register 15 digits quotient, depending on the value of the signal at its input to zero, is prepared for receiving information or for zeroing.

С приходом второго синхроимпульса на вход 19 синхронизации устройства в регистр 1 записывается сформированный на выходе 36 первого сумматора 6 очередной остаток, в младшие разряды сумматора 3 частного заносится значение Z1 старших k двоичных цифр частного Z, в регистр 15 цифр частного записывается значение Z2 очередных k цифр частного Z, счетчик 43 блока 17 управления устанавливается в состояние "2". На этом второй такт работы устройства заканчивается и далее выполняется еще M-1 аналогичных второму тактов, в течение которых (включая второй такт) формируется в сумматоре 3 частного [M ˙ k-1)+1] двоичных цифр частного Z. В каждом из этих тактов старшая двоичная цифра из k очередных цифр частного, образованных на выходах 30 регистра 15 цифр частного и поступающих на входы младших разрядов сумматора 3 частного, подсуммируются к младшему разряду содержимого сумматора 3 частного, сдвинутому на k-1 разрядов в сторону его старших разрядов. With the arrival of the second clock pulse at the synchronization input 19 of the device, the next remainder formed at the output 36 of the first adder 6 is written into register 1, the value Z1 of the highest k binary digits of the private Z is entered in the lower digits of the adder 3, the value Z2 of the next k digits is recorded in the register of 15 digits private Z, the counter 43 of the control unit 17 is set to state "2". On this, the second clock of the operation of the device ends and then M-1 is executed, similar to the second clock, during which (including the second clock) the binary digits of the private [M ˙ k-1) +1] binary digits of the private Z are formed. In each of these the highest binary digit from k successive digits of the private, formed at the outputs of the 30 register of 15 digits of the private and arriving at the inputs of the least significant bits of the adder 3 of the private, are added to the lowest bit of the contents of the adder 3 of the private, shifted by k-1 digits in the direction of its senior bits.

После выполнения (M+1)-го такта на выходе 21 частного устройства образуется n-разрядное частное. В (M+1)-м такте из памяти 54 микрокоманд блока 17 управления считывается микрокоманда M+1, содержащая сигнал Y46, сигнализирующий об окончании операции деления. After completing the (M + 1) -th cycle, an n-bit quotient is formed at the output of the private device 21. In the (M + 1) -th clock cycle, the micro-command M + 1 containing the signal Y46 signaling the end of the division operation is read out from the memory 54 of the microcommands of the control unit 17.

Сравнение предлагаемое устройства для деления и устройства-прототипа по быстродействию. Так как в предлагаемом устройстве и в устройстве-прототипе деление выполняется за одно и то же число тактов, то для сравнения их быстродействия достаточно сравнить длительность одного такта их работы. В табл. 2 приведены результаты этого сравнительного анализа при количестве цифр частного k= 5 и использовании в качестве элементной базы элементов 2И-НЕ, 3И-НЕ и 4И-НЕ и элемента НЕ, τ - задержка на одном логическом элементе. Comparison of the proposed device for the division and the prototype device for speed. Since in the proposed device and in the prototype device, the division is performed for the same number of clock cycles, to compare their speed it is enough to compare the duration of one clock cycle of their work. In the table. Figure 2 shows the results of this comparative analysis with the number of digits of the quotient k = 5 and using the elements 2I-NOT, 3I-NOT and 4I-NOT and the element NOT as the element base, τ is the delay on one logical element.

Из данных табл. 2 следует, что быстродействие предлагаемого устройства при k=5 примерно на 6% выше, чем быстродействие устройства-прототипа. From the data table. 2 it follows that the speed of the proposed device at k = 5 is approximately 6% higher than the speed of the prototype device.

Claims (1)

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ, содержащее регистр делимого, регистр делителя, сумматор частного, сумматор принудительного округления делителя, блок деления усеченных чисел, регистр цифр частного, три коммутатора и блок управления, причем выходы делителя и делимого через шину данных устройства соединены с информационными входами регистра делителя и информационными входами первой группы первого коммутатора соответственно, выходы первого коммутатора соединены с информационными входами регистра делимого, информационные входы первой группы второго коммутатора соединены с выходами старших разрядов делимого через шину данных устройства, выход старших разрядов регистра делителя соединен с информационными входами первой группы третьего коммутатора, информационные входы второй группы которого соединены с выходами старших разрядов делителя через шину данных устройства, выходы третьего коммутатора соединены с информационными входами сумматора принудительного округления делителя, вход переноса которого соединен с входом логической единицы устройства, выходы сумматора принудительного округления соединены с входами делителя блока деления усеченных чисел, входы делимого которого соединены с выходами второго коммутатора, выходы блока деления усеченных чисел соединены с информационными входами регистра цифр частного, выходы которого соединены с входами младших разрядов сумматора частного, вход синхронизации устройства соединен с синхровходами регистров делимого и делителя, сумматора частного, регистра цифр частного и блока управления, первый выход блока управления соединен с входом разрешения записи регистра делителя и входом установки в "0" сумматора частного, а также с первыми управляющими входами первого, второго и третьего коммутаторов, второй выход блока управления соединен с вторыми управляющими входами первого, второго и третьего коммутаторов и входом разрешения записи сумматора частного, третий выход блока управления соединен с входом разрешения записи регистра делимого и регистра цифр частного, четвертый выход блока управления является выходом признака окончания деления устройства, выходы сумматора частного являются выходом частного устройства, отличающееся тем, что устройство содержит формирователь частичных произведений, блок суммирования, два сумматора и элемент ИЛИ - НЕ, причем выход регистра делителя соединен с первым информационным входом формирователя частичных произведений, второй информационный вход которого соединен с выходом регистра цифр частного, выход регистра делимого соединен с первым информационным входом блока суммирования, второй информационный вход блока суммирования соединен с выходом формирователя частичных произведений, выходы сумм и переносов блока суммирования соединены с входами первого и второго слагаемых первого сумматора соответственно, выходы старших разрядов сумм и переносов блока суммирования соединены с входами первого и второго слагаемых второго сумматора соответственно, выход второго сумматора соединен с информационными входами второй группы второго коммутатора, выход первого сумматора соединен с информационными входами второй группы первого коммутатора, выход старшего разряда первого сумматора соединен с первым входом элемента ИЛИ - НЕ, выход которого соединен с входом установки в "0" регистра цифр частного, первый выход блока управления соединен с вторым входом элемента ИЛИ - НЕ. DEVICE FOR DIVISION, containing the register of the dividend, the register of the divider, the adder private, the adder for rounding off the divider, the unit for dividing truncated numbers, the register of digits of the quotient, three switches and a control unit, the outputs of the divider and the dividend via the device data bus are connected to the information inputs of the divider register and information inputs of the first group of the first switch, respectively, the outputs of the first switch are connected to the information inputs of the dividend register, information inputs of the first group The next switch is connected to the outputs of the highest bits of the divisible through the device data bus, the output of the highest bits of the divider register is connected to the information inputs of the first group of the third switch, the information inputs of the second group of which are connected to the outputs of the high bits of the divider via the device data bus, the outputs of the third switch are connected to the information inputs compulsory rounding adder of the divider, the transfer input of which is connected to the input of the logical unit of the device, the adder outputs The rounding off is connected to the inputs of the divider of the truncated numbers division unit, the divisible inputs of which are connected to the outputs of the second switch, the outputs of the truncated numbers division unit are connected to the information inputs of the register of private digits, the outputs of which are connected to the inputs of the least significant bits of the adder private, the device synchronization input is connected to the register sync inputs dividend and divisor, private adder, register of digits of private and control unit, the first output of the control unit is connected to the recording permission input the divider and the installation input to “0” of the private adder, as well as with the first control inputs of the first, second and third switches, the second output of the control unit is connected to the second control inputs of the first, second and third switches and the write enable input of the private adder, the third block output the control is connected to the input of the write permission of the register of the dividend and the register of digits of the private, the fourth output of the control unit is the output of the sign of the end of the division of the device, the outputs of the adder private a private device, characterized in that the device comprises a partial product shaper, a summing unit, two adders and an OR element NOT, the output of the divider register being connected to the first information input of the partial product shaper, the second information input of which is connected to the output of the register of digits of private, register output dividend is connected to the first information input of the summing unit, the second information input of the summing unit is connected to the output of the partial product former, outputs umm and transfers of the summing unit are connected to the inputs of the first and second terms of the first adder, respectively, the outputs of the senior bits of the sums and transfers of the summing unit are connected to the inputs of the first and second terms of the second adder, respectively, the output of the second adder is connected to the information inputs of the second group of the second switch, the output of the first adder connected to the information inputs of the second group of the first switch, the high-order output of the first adder is connected to the first input of the element OR - NOT, output which is connected to the input for setting to "0" digits private register, the first control unit output is connected to the second input of OR - NOT.

Images