SU1619256A1 - Division device - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов и арифметических устройств быстродействующих цифровых и комбинированных вычиспительных машин. В устройстве деление двоичных нормализованных чисел осуществл етс  путем аппаратурной реализации итерационного алгоритма. Целью изобретени   вл етс  сокращение аппаратурных затрат и повышение быстродействи  дл  устройств итерационного типа. Дл  достижени  цели в устройство, содержащее три матричных умножител  2-4, два сумматора 5,6 и регистр 1, дополнительно введены две группы элементов НЕ /,8 и генератор 13 импульсов, св зи между блоками организованы таким образом, что при обеспечении высокого быстродействи  прототипа возможно сокращение аппаратурных затрат на 15% по сравнению с прототипом. 7. ил. ЈThe invention relates to computing and can be used in the construction of high-speed digital signal processing processors and arithmetic devices of high-speed digital and combined computing machines. In the device, the division of binary normalized numbers is accomplished by instrumental implementation of an iterative algorithm. The aim of the invention is to reduce hardware costs and increase speed for devices of an iterative type. To achieve the goal, a device containing three matrix multipliers 2-4, two adders 5.6 and register 1, two groups of elements HE / 8 and a pulse generator 13 are added, the connections between the blocks are organized in such a way that, while ensuring high speed prototype may reduce hardware costs by 15% compared with the prototype. 7. il. J

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении быстродействую- щих процессоров цифровой обработки сигналов и арифметических устройств быстродействующих цифровых к комбинированных вычислительных машин.The invention relates to computing and can be used in the construction of high-speed digital signal processing processors and high-speed digital arithmetic devices for combined computers.

Целью изобретени   вл етс  сокращение аппаратурных; затрат и повышение быстродействи .The aim of the invention is to reduce hardware; cost and speed.

На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - график функции ср(а) .FIG. 1 shows a block diagram of the device; in fig. 2 is a graph of the function cf (a).

Устройство дл  делени  содержит регистр 1, матричнме умножители 2 - 4 сумматоры 5,6, группы 7,8 элементов НЕ, входы 9,10 делимого и делител  устройства и выходы 11 устройства, а также вход 12 синхронизации уст- ройства, генератор 13 импульсов, вход 4 логической единицы устройства вход 15 логического нул  устройства.The device for dividing contains a register 1, matrix multipliers 2 - 4 adders 5.6, groups of 7.8 NOT elements, inputs 9.10 of the divisible and divisor devices and outputs 11 of the device, as well as input 12 of the device synchronization, generator of 13 pulses input 4 logical unit of the device input 15 logical zero device.

В качестве матричных умножителей 2, 3 могут быть применены микросхемы As the matrix multipliers 2, 3 can be applied chips

КР 1802BP3 или КР 1802ВР4. В качестве третьего матричного умножител  4 также можно применить ту же микросхему , однако в этом случае на вход его синхронизации необходимо подавать сиг налы от внешнего или внутреннего генератора 13, частота которого определ етс  временем завершени  операций умножени  в умножителе 4 и суммировани  в сумматоре 6. Дл  достижени  же наивысшего быстродействи  дл  данного устройства целесообразно применение в качестве умножител  4 асинхронного модул .КР 1802BP3 or КР 1802ВР4. As the third matrix multiplier 4, the same microcircuit can also be used, but in this case it is necessary to feed signals to the sync input from an external or internal oscillator 13, the frequency of which is determined by the completion time of multiplication operations in multiplier 4 and summation in adder 6. For To achieve the highest speed for this device, it is advisable to use an asynchronous module as a multiplier.

В качестве сумматоров 5,6 могут быть применены сумматоры комбинацион- ного типа, например микросхемы серии 155 ИМЗ,As adders 5.6 can be used combiners of combinational type, for example, microcircuit series 155

В устройстве реализуетс  интеради- очный процесс, соответствующий урав- нениюThe device implements an intraradiation process corresponding to the equation

х(К b(a)(a)-l,xk ,x (K b (a) (a) -l, xk,

где а - делитель; b - делимое;where a is a divider; b is the dividend;

ЦСа)1.CAA) 1.

Устройство работает следующим образом .The device works as follows.

Двоичные коды делимого b и делите- л  а в нормализованной форме подаютс  соответственно на входы 9 и 10 устройства, а код делител  запоминаетс  в регистре 1. Сигналы кода деThe binary codes of the divisible b and the divider a in normalized form are fed to the inputs 9 and 10 of the device, respectively, and the divisor code is stored in register 1. The signals of the code

$ $

„ „

5 five

00

лител  а с выходов регистра 1 поступают на входы первого сомножител  умножител  2, а сигналы младших (п-1) разр дов его поступают еще и на входы элементов НЕ группы 7. Сигнал старшего разр да кода делител  поступает на вход старшего разр да первого слагаемого сумматора 5. На входы (п-1) младших разр дов первого слагаемого сумматора 5 поступают сигналы с выходов элементов НЕ группы 7. С учетом того, что входы второго слагаемого сумматора 5 соединены с шиной логического нул  устройства, а вход переноса сумматора 5 соединен с шиной логической единицы, на выходе сумматора 5 установитс  код приближенного значени  обратной величины Ср(а)3-2а 1/а (фиг. 2), который поступает на входы одного из сомножителей умножителей 2 и 3.A switch from the outputs of register 1 is fed to the inputs of the first multiplier of multiplier 2, and the low-order (n-1) bits of it are also fed to the inputs of the elements of NOT group 7. The high bit of the divider code goes to the high bit of the first term of the adder 5. The inputs (p-1) of the least significant bits of the first term of the adder 5 receive signals from the outputs of the NOT elements of group 7. Given that the inputs of the second term of the adder 5 are connected to the bus of the logical zero of the device, and the transfer input of the adder 5 is connected to the bus logical one Itza, the output of the adder 5 ustanovits code approximate inverse of Cp value (a) 3-2a 1 / A (FIG. 2) which enters one of the inputs of the multipliers of the multipliers 2 and 3.

Через врем , достаточное дл  прохождени  сигналов с входа 10 до выходов сумматора 5, подаетс  стартовый синхроимпульс на вход 12 устройства. Вследствие этого коды, поступившие на входы, будут умноженыв умножител х 2,3, а на их выходах образуютс  коды произведений а-Ц(а) и Ь-(Л(а) соответственно , которые сохран ют свое значение до прихода следующего сигнала на вход 12.After a time sufficient to travel the signals from input 10 to the outputs of the adder 5, the starting clock pulse is fed to the input 12 of the device. As a result, the codes received at the inputs will be multiplied by multipliers 2.3, and their outputs will form the product codes a-C (a) and b- (L (a), respectively, which retain their value until the next signal arrives at 12.

С выходов (п-1) младших разр дов из п старших (без сигнала старшего разр да, равного единице, так как дл  нормализованных чисел а(р(а)ь1) умножител  2 на входы первого сомножител  умножител  4 поступают сигналы кода a-0f(a)-lj.From the outputs (n-1) of the least significant bits of the n of the most significant (without the signal of the higher bit, equal to one, since for the normalized numbers a (p (a) Ü1) of multiplier 2, the signals of the a-0f multiplier 4 are received) (a) -lj.

Сигналы кода b-cf(a) с выхода умножител  3 поступают на входы первого слагаемого сумматора 6, на входы второго слагаемого которого поступают сигналы дополнительного кода от результата умножени  в умножителе 4. Дополнительный код образуетс  путем инверсии сигналов умножител  4 в элементах НЕ группы 8 и поступлени  инверсионных сигналов на входы (п-1) младших разр дов второго слагаемого сумматора, а также соединением входа переноса и входа старшего разр да второго слагаемого сумматора 6 с шиной логической единицы.The signals of the b-cf (a) code from the output of multiplier 3 are fed to the inputs of the first term of adder 6, the inputs of the second term of which receive additional code signals from the multiplication result in multiplier 4. The additional code is formed by inverting the signals of multiplier 4 in the elements of group 8 and the arrival of the inversion signals at the inputs (p-1) of the lower bits of the second term of the adder, as well as the connection of the transfer input and the higher-order input of the second term of the adder 6 with the bus of the logical unit.

В исходном состо нии устройства на его выходах 11 устанавливаемс  нулевой код 0,00,..0.In the initial state of the device, a zero code 0.00, .. 0 is set at its outputs 11.

После поступлени  кодов ) на входы первого слагаемого сумма ора 6After the receipt of codes) at the inputs of the first term, the sum of an oracle 6

и с учетом того, что на входах его второго слагаемого еще сохранилс  нулевой код, так как a- ty(a)-fj. x 0,00...О, на выходах сумматора 6 образуетс  код первого приближени  частного хсл b-y(a)-fa Cj)(a)-l. хга) b-tp(a).and taking into account the fact that the inputs of its second term still have a zero code, since a-ty (a) -fj. x 0.00 ... O, at the outputs of the adder 6, the first approximation code of the particular field b-y (a) -fa Cj) (a) -l is formed. xa) b-tp (a).

Сигналы кода х с выходов сумматора поступают на входы второго сомно- жител  умножител  4, вследствие чего на выходе умножител  4 образуетс  код произведени  a-tp (a)-lj- x (1 , который в дополнительной форме поступает на входы второго слагаемого дл  очередного вычитани  Ъ -(| (а)Ја s(a)-fi- x ft . На выходе сумматора 6 образуетс  код очередного (второго) приближени  частногоThe signals of the x code from the outputs of the adder are fed to the inputs of the second factor multiplier 4, as a result of which the output of the multiplier 4 forms the product code a-tp (a) -ljx (1, which in additional form goes to the inputs of the second term for the next subtraction B - (| (a) sa s (a) -fi x ft. At the output of adder 6, the code of the next (second) approximation of the quotient is formed

XX

{г{g

Ъ.(а)(а)- ОчхB. (A) (a) - Ochh

«1"one

Процесс изменени  кодов в блоках 4 6,8 будет интерационно повтор тьс  до тех пор, пока устройство не придет в устойчивое состо ние при х x ki когда исчезнет причина продолжени  интерационного процесса. Если х1 х(, из интерационного уравнени  получают (J(a) (а) х, откуда следует . Таким образом, после прекращени  (завершени ) чнтера ционного процесса в блоках 4,6,8 на выходах 11 устройства установитс  значение кода частного , вычисленное в точностью младшего разр да.The process of changing the codes in blocks 4 6.8 will be iteratively repeated until the device becomes stable at x xi when the reason for the continuation of the interaction process disappears. If x1 x (, from the interaction equation one gets (J (a) (a) x, from where it follows. Thus, after termination (termination) of the integration process in blocks 4,6,8, the outputs of the device 11 will determine the value of the quotient code calculated by in the accuracy of the younger category.

Если умножитель 4 синхронизируемый то его вход синхронизации должен быть соединен с выходом внешнего или внутреннего генератора импульсов, период которых должен быть нескрлько больше общего времени умножител , суммировани  и задержки в блоках 4,6, 8 соответственно.If the multiplier 4 is synchronized, then its synchronization input must be connected to the output of an external or internal pulse generator, the period of which must be slightly longer than the total time of the multiplier, summation, and delay in blocks 4.6, 8, respectively.

Claims (1)

Формула изобретени Invention Formula Устройство дл  делени , содержащее три матричных умножител , два сумматора и регистр, входы которого соеди $ A device for dividing, containing three matrix multipliers, two adders and a register, whose inputs are $ 00 5five 00 5 five 00 5five нены с входами делител  устройства, выходы регистра соединены с входами первого сомножител  первого матричного умножител , входы второго сомножител  которого соединены с выходами первого сумматора и с входами первого сомножител  второго матричного умножител , выходы которого соединены с входами первого слагаемого второго сумматора , выходы которого соединены с выходами устройства и с входами первого сомножител  третьего матричного умножител , отличающеес  тем, что, с целью сокращени  аппаратурных затрат и повышени  быстродействи , устройство содержит две группы элементов НЕ и генератор импульсов , выход которого соединен с синхровходом третьего матричного умножител , входы вчорого сомножител  которого соединены с выходами п-1 младших разр дов первого матричного умнокктел , вход синхронизации которого соьдинен с входами синхронизации устройства и второго матричного умножител , входы второго сомножител  которого соединены с входами делимого устройства, выходы п-1, где п - разр дность операндов, младших разр дов регистра соединены с входами элементов НЕ первой группы, выходы которых соединены с входами п-1 младших разр дов первого слагаемого первого сумматора , вход старшего разр да первого слагаемого которого соединен с выходом старшего разр да регистра, вход логической единицы устройства соединен с входами переноса и старшего разр да второго слагаемого второго сумматора и входом переноса первого сумматора, вход второго слагаемого которого соединен с входом логического нул  устройства , выходы третьего матричного умножител  соединены с входами элементов НЕ второй группы, выходы которых соединены с входами п-1 младших разр дов второго слагаемого второго сумматора .There are no inputs with the device divider, the register outputs are connected to the inputs of the first multiplier of the first matrix multiplier, the inputs of the second multiplier are connected to the outputs of the first adder and to the inputs of the first multiplier of the second matrix multiplier, outputs of which are connected to the inputs of the first addend of the second adder whose outputs are connected to the outputs device and with the inputs of the first multiplier of the third matrix multiplier, characterized in that, in order to reduce hardware costs and increase speed The device contains two groups of elements NOT and a pulse generator, the output of which is connected to the synchronous input of the third matrix multiplier, whose inputs are connected to the outputs of n-1 low-order bits of the first matrix multiplexer, whose synchronization input is connected to the synchronization inputs of the device and the second matrix multiplier, the inputs of the second factor are connected to the inputs of the divisible device, outputs n-1, where n is the size of the operands, the low bits of the register are connected to the inputs of the elements NOT the first the groups whose outputs are connected to the inputs n-1 of the lower bits of the first term of the first adder, the input of the senior bit of the first term of which is connected to the output of the higher digit of the register, the input of the logical unit of the device is connected to the inputs of the transfer and the senior bit of the second term of the second adder and the transfer input of the first adder, the input of the second term of which is connected to the input of the logical zero of the device, the outputs of the third matrix multiplier are connected to the inputs of the NOT elements of the second group, the outputs of which connected to the inputs of the n-1 junior bits of the second term of the second adder. Vto,lVto, l 10,00010,000 0,0110,100 0,1010,110 (1111 /,шу а0,0110,100 0,1010,110 (1111 /, shu a Фиг. 2FIG. 2