RU2007142221A - G-TRIGGER WITH PARASET INPUTS WITH ZERO SPACER - Google Patents

G-TRIGGER WITH PARASET INPUTS WITH ZERO SPACER Download PDF

Info

Publication number
RU2007142221A
RU2007142221A RU2007142221/09A RU2007142221A RU2007142221A RU 2007142221 A RU2007142221 A RU 2007142221A RU 2007142221/09 A RU2007142221/09 A RU 2007142221/09A RU 2007142221 A RU2007142221 A RU 2007142221A RU 2007142221 A RU2007142221 A RU 2007142221A
Authority
RU
Russia
Prior art keywords
input
inputs
zero
paraphase
group
Prior art date
Application number
RU2007142221/09A
Other languages
Russian (ru)
Other versions
RU2366081C1 (en
Inventor
Юрий Георгиевич Дьяченко (RU)
Юрий Георгиевич Дьяченко
Юрий Афанасьевич Степченков (RU)
Юрий Афанасьевич Степченков
Фрума Исааковна Гринфельд (RU)
Фрума Исааковна Гринфельд
Original Assignee
Институт проблем информатики Российской академии наук (ИПИ РАН) (RU)
Институт проблем информатики Российской академии наук (ИПИ РАН)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт проблем информатики Российской академии наук (ИПИ РАН) (RU), Институт проблем информатики Российской академии наук (ИПИ РАН) filed Critical Институт проблем информатики Российской академии наук (ИПИ РАН) (RU)
Priority to RU2007142221/09A priority Critical patent/RU2366081C1/en
Publication of RU2007142221A publication Critical patent/RU2007142221A/en
Application granted granted Critical
Publication of RU2366081C1 publication Critical patent/RU2366081C1/en

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

1. Г-тригтер с парафазными входами с нулевым спейсером, содержащий прямые и инверсные составляющие двух парафазных входов, выход и логический элемент с инверсией, причем выход логического элемента с инверсией подключен к выходу триггера, отличающийся тем, что в схему введен элемент ИЛИ-И-НЕ, причем прямая составляющая первого парафазного входа с нулевым спейсером подключена к первым входам первой и второй групп входов ИЛИ элемента ИЛИ-И-НЕ, инверсная составляющая первого парафазного входа с нулевым спейсером подключена ко вторым входам первой и второй групп входов ИЛИ элемента ИЛИ-И-НЕ, прямая составляющая второго парафазного входа с нулевым спейсером подключена к третьему входу первой группы входов ИЛИ элемента ИЛИ-И-НЕ и первому входу третьей группы входов ИЛИ элемента ИЛИ-И-НЕ, инверсная составляющая второго парафазного входа с нулевым спейсером подключена к четвертому входу первой группы входов ИЛИ элемента ИЛИ-И-НЕ и второму входу третьей группы входов ИЛИ элемента ИЛИ-И-НЕ, выход элемента ИЛИ-И-НЕ соединен с входом логического элемента с инверсией, выход которого подключен к третьим входам второй и третьей групп входов ИЛИ элемента ИЛИ-И-НЕ, а сам он реализован в виде инвертора. ! 2. Г-триггер с парафазными входами с нулевым спейсером по п.1, отличающийся тем, что в схему введен вход установки нуля, в логический элемент с инверсией введен второй вход, подключенный к входу установки нуля триггера, а сам он выполняет логическую функцию ИЛИ-НЕ. ! 3. Г-триггер с парафазными входами с нулевым спейсером по п.1, отличающийся тем, что в схему введен вход установки единицы, в логический элемент с инверсией введен второй 1. G-flip-flop with paraphase inputs with a zero spacer, containing the direct and inverse components of two paraphase inputs, an output and a logic element with inversion, the output of a logic element with an inversion connected to the trigger output, characterized in that the OR-AND element is introduced into the circuit -NOTE, and the direct component of the first paraphase input with a zero spacer is connected to the first inputs of the first and second groups of inputs OR of the OR-AND-NOT element, the inverse component of the first paraphase input with a zero spacer is connected to the second inputs of the first and the second groups of inputs OR element OR-AND-NOT, the direct component of the second paraphase input with a zero spacer is connected to the third input of the first group of inputs OR element OR-AND-NOT and the first input of the third group of inputs OR element OR-AND-NOT the second paraphase input component with a zero spacer is connected to the fourth input of the first group of inputs OR of the OR-AND-NOT element and the second input of the third group of inputs OR of the OR-AND-NOT element, the output of the OR-AND-NOT element is connected to the input of the logical element with inversion, whose output is The key to a third input of the second and third groups of inputs of OR-AND-NO, and he implemented as an inverter. ! 2. G-flip-flop with paraphase inputs with a zero spacer according to claim 1, characterized in that a zero-setting input is introduced into the circuit, a second input is connected to the inverse logic element connected to the zero-setting input of the trigger, and it performs a logical function OR -NOT. ! 3. G-flip-flop with paraphase inputs with a zero spacer according to claim 1, characterized in that the unit installation input is entered into the circuit, the second is introduced into the logic element with inversion

Claims (5)

1. Г-тригтер с парафазными входами с нулевым спейсером, содержащий прямые и инверсные составляющие двух парафазных входов, выход и логический элемент с инверсией, причем выход логического элемента с инверсией подключен к выходу триггера, отличающийся тем, что в схему введен элемент ИЛИ-И-НЕ, причем прямая составляющая первого парафазного входа с нулевым спейсером подключена к первым входам первой и второй групп входов ИЛИ элемента ИЛИ-И-НЕ, инверсная составляющая первого парафазного входа с нулевым спейсером подключена ко вторым входам первой и второй групп входов ИЛИ элемента ИЛИ-И-НЕ, прямая составляющая второго парафазного входа с нулевым спейсером подключена к третьему входу первой группы входов ИЛИ элемента ИЛИ-И-НЕ и первому входу третьей группы входов ИЛИ элемента ИЛИ-И-НЕ, инверсная составляющая второго парафазного входа с нулевым спейсером подключена к четвертому входу первой группы входов ИЛИ элемента ИЛИ-И-НЕ и второму входу третьей группы входов ИЛИ элемента ИЛИ-И-НЕ, выход элемента ИЛИ-И-НЕ соединен с входом логического элемента с инверсией, выход которого подключен к третьим входам второй и третьей групп входов ИЛИ элемента ИЛИ-И-НЕ, а сам он реализован в виде инвертора.1. G-flip-flop with paraphase inputs with a zero spacer, containing the direct and inverse components of two paraphase inputs, an output and a logic element with inversion, the output of a logic element with an inversion connected to the trigger output, characterized in that the OR-AND element is introduced into the circuit -NOTE, and the direct component of the first paraphase input with a zero spacer is connected to the first inputs of the first and second groups of inputs OR of the OR-AND-NOT element, the inverse component of the first paraphase input with a zero spacer is connected to the second inputs of the first and the second groups of inputs OR element OR-AND-NOT, the direct component of the second paraphase input with a zero spacer is connected to the third input of the first group of inputs OR element OR-AND-NOT and the first input of the third group of inputs OR element OR-AND-NOT the second paraphase input component with a zero spacer is connected to the fourth input of the first group of inputs OR of the OR-AND-NOT element and the second input of the third group of inputs OR of the OR-AND-NOT element, the output of the OR-AND-NOT element is connected to the input of the logical element with inversion, whose output is The key to a third input of the second and third groups of inputs of OR-AND-NO, and he implemented as an inverter. 2. Г-триггер с парафазными входами с нулевым спейсером по п.1, отличающийся тем, что в схему введен вход установки нуля, в логический элемент с инверсией введен второй вход, подключенный к входу установки нуля триггера, а сам он выполняет логическую функцию ИЛИ-НЕ.2. G-flip-flop with paraphase inputs with a zero spacer according to claim 1, characterized in that a zero-setting input is introduced into the circuit, a second input is connected to the inverse logic element connected to the zero-setting input of the trigger, and it performs a logical function OR -NOT. 3. Г-триггер с парафазными входами с нулевым спейсером по п.1, отличающийся тем, что в схему введен вход установки единицы, в логический элемент с инверсией введен второй вход, подключенный к входу установки единицы триггера, а сам он выполняет логическую функцию И-НЕ.3. G-flip-flop with paraphase inputs with a zero spacer according to claim 1, characterized in that the unit setting input is entered into the circuit, the second input is connected to the inverse logic element, connected to the trigger unit setting input, and it performs the logical function AND -NOT. 4. Г-триггер с парафазными входами с нулевым спейсером по п.1, отличающийся тем, что в схему введены вход установки единицы и вход установки нуля, логический элемент с инверсией реализован на элементе И-ИЛИ-НЕ, первый вход первой группы И элемента И-ИЛИ-НЕ подключен к выходу элемента ИЛИ-И-НЕ, второй вход первой группы входов И элемента И-ИЛИ-НЕ соединен с входом установки единицы, а вход второй группы входов И элемента И-ИЛИ-НЕ подключен к входу установки нуля.4. G-flip-flop with paraphase inputs with a zero spacer according to claim 1, characterized in that the unit setting input and the zero setting input are introduced into the circuit, the inverse logic element is implemented on the AND-OR-NOT element, the first input of the first group AND of the element AND-OR-NOT connected to the output of the element OR-AND-NOT, the second input of the first group of inputs AND element AND-OR-NOT connected to the input of the unit, and the input of the second group of inputs AND element AND-OR-NOT connected to the input of zero . 5. Г-триггер с парафазными входами с нулевым спейсером по п.1, отличающийся тем, что в схему введены входы установки единицы и нуля, логический элемент с инверсией реализован на втором элементе ИЛИ-И-НЕ, первый вход первой группы ИЛИ второго элемента ИЛИ-И-НЕ подключен к выходу первого элемента ИЛИ-И-НЕ, второй вход первой группы входов ИЛИ второго элемента ИЛИ-И-НЕ соединен с входом установки нуля, а вход второй группы входов ИЛИ второго элемента ИЛИ-И-НЕ подключен к входу установки единицы.5. G-flip-flop with paraphase inputs with a zero spacer according to claim 1, characterized in that the unit and zero input inputs are introduced into the circuit, the inverse logic element is implemented on the second OR-AND-NOT element, the first input of the first group OR the second element OR-AND-NOT connected to the output of the first element OR-AND-NOT, the second input of the first group of inputs OR of the second element OR-AND-NOT connected to the input zero, and the input of the second group of inputs OR of the second element OR-AND-NOT connected unit installation input.
RU2007142221/09A 2007-11-15 2007-11-15 G-trigger with paraphase inputs with zero spacer RU2366081C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2007142221/09A RU2366081C1 (en) 2007-11-15 2007-11-15 G-trigger with paraphase inputs with zero spacer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2007142221/09A RU2366081C1 (en) 2007-11-15 2007-11-15 G-trigger with paraphase inputs with zero spacer

Publications (2)

Publication Number Publication Date
RU2007142221A true RU2007142221A (en) 2009-05-27
RU2366081C1 RU2366081C1 (en) 2009-08-27

Family

ID=41022698

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2007142221/09A RU2366081C1 (en) 2007-11-15 2007-11-15 G-trigger with paraphase inputs with zero spacer

Country Status (1)

Country Link
RU (1) RU2366081C1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2616874C2 (en) * 2015-07-14 2017-04-18 Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) Hysteretic trigger
RU2725780C1 (en) * 2019-12-20 2020-07-06 Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) Fault-tolerant self-synchronous single-cycle rs-trigger with zero spacer

Also Published As

Publication number Publication date
RU2366081C1 (en) 2009-08-27

Similar Documents

Publication Publication Date Title
TW200636668A (en) Level shift circuit, electro-optical device using the same, and electronic apparatus
RU2013134089A (en) LOGIC MODULE
TW200713809A (en) Surge absorption circuit
RU2007142221A (en) G-TRIGGER WITH PARASET INPUTS WITH ZERO SPACER
ITMI20051801A1 (en) LOOMER OPTICAL RECONFIGURABLE AND INTEGRABLE LOFICA BASED ON AN SOA CORNER
RU2016101771A (en) MAJORITY ELEMENT "5 AND MORE OF 9"
RU2011129015A (en) LOW ACTIVE CONTROL INPUT SHAPER
RU2008114199A (en) SELF-SYNCHRONOUS TRIGGER WITH SINGLE-PHASE INFORMATION INPUT
RU2007141584A (en) SELF-SYNCHRONOUS ONE-STROKE D-TRIGGER WITH A LOW ACTIVE CONTROL SIGNAL LEVEL
RU2008119744A (en) LOGIC MODULE
RU2007142219A (en) COMBINED G-TRIGGER WITH ZERO SPACER
RU2007142220A (en) COMBINED G-TRIGGER WITH A SINGLE SPACER
RU2008135091A (en) SINGLE-STROKE SELF-SYNCHRONOUS RS-TRIGGER WITH PRESET AND CONTROL INPUT
RU2008124113A (en) DIGITAL CYCLE DEVICE
RU2008131747A (en) HOME DEVICE
RU2008135090A (en) SINGLE-STROKE SELF-SYNCHRONOUS RS-TRIGGER WITH PRESET
RU2006111943A (en) TEMPORARY DISCRIMINATOR OF A TACT SYNCHRONIZATION DEVICE
RU2010111294A (en) COMBINED G-TRIGGER WITH A SINGLE SPACER
DE60333009D1 (en) FILTER STRUCTURE FOR ITERATIVE SIGNAL PROCESSING
RU2007137779A (en) SELF-SYNCHRONOUS D-TRIGGER
RU2014128410A (en) DIGITAL MODULATOR FOR POWER CONVERTER OF ELECTROMAGNETIC BEARING
RU2008117290A (en) TWO-INPUT PRIORITY DEVICE
UA129973U (en) DUAL-PHASE PULSE CONVERTER WITH ADJUSTED TIME PARAMETERS
UA67066U (en) Shaper with independent adjustable pulses/pause length
UA96480U (en) SINGLE THREE-PULSE CODE SERIES WITH PROGRAMMED TIME PARAMETERS

Legal Events

Date Code Title Description
PD4A Correction of name of patent owner
PD4A Correction of name of patent owner