Claims (2)
1. Способ подавления пассивных помех, заключающийся в вычислении дискретной функции свертки вектора Н весовых целочисленных биномиальных коэффициентов hi режекторного фильтра n-го порядка с дискретной выборкой пассивной помехи, отличающийся тем, что вычисляют m параллельных дискретных сверток канальными режекторными фильтрами с выборкой пассивной помехи, векторы которых H1, H2,... Hm получены путем разложения вектора Н режекторного фильтра n-го порядка с целочисленными весовыми коэффициентами, значения сверток накапливаемые каналами, запоминают и по ним вычисляют m-1 дробных весовых коэффициентов Θ путем деления накопленных остатков предыдущих m-1 каналов на остатки режекции последнего m-го канала и производят вычитание “взвешенных” текущих остатков режекции последнего m-го канала с весовыми коэффициентами Θ из предыдущих текущих остатков режекции каналов, с полученными остатками режекции новых параллельных m-1 каналов аналогично производят операции накопления остатков режекции m-1 каналов, вычисление дробных m-2 весовых коэффициентов Θ и вычитание “взвешенных” текущих остатков последнего m-2 канала с весовыми коэффициентами Θ из предыдущих остатков режекции каналов, количество операций - накопление остатков режекции новыми каналами, вычисление дробных весовых коэффициентов Θ и вычитание “взвешенных” остатков режекции - определяеют порядком n режекторного фильтра и продолжают до тех пор, пока величина m будет равна двум, затем по накопленным остаткам этих двух каналов вычисляют результирующий коэффициент Θ, обеспечивающий выравнивание сверток последних двух каналов путем умножения одной из них на результирующий весовой коэффициент Θ, с последующим вычитанием их значений друг из друга.1. The method of suppressing passive interference, which consists in calculating the discrete convolution function of the vector H of weighted integer binomial coefficients h i of the n-th order notch filter with a discrete passive interference sample, characterized in that m parallel discrete convolutions are calculated by channel notch filters with a passive interference sample, the vectors of which H 1 , H 2 , ... H m are obtained by decomposing the vector H of a n-th order notch filter with integer weight coefficients, the convolution values accumulated by the channels, for commemorate and calculate m-1 fractional weights Θ from them by dividing the accumulated residues of the previous m-1 channels by the notches of the last m-th channel and subtracting the “weighted” current residues of the last m-channel notching with the weights предыдущих from the previous current residuals of channel rejection, with obtained residuals of rejection of new parallel m-1 channels, similarly perform the operations of accumulating residuals of rejection of m-1 channels, calculating fractional m-2 weight coefficients Θ and subtracting the “weighted” current residuals of the last m-2 channel with weighting factors Θ from previous residuals of channel rejection, the number of operations — accumulating residuals of rejection with new channels, calculating fractional weighting factors Θ and subtracting the “weighted” residuals of the rejection — is determined by the order n of the notch filter and continue until the value of m will be equal to two, then, based on the accumulated residues of these two channels, the resulting coefficient Θ is calculated, which ensures the convolution of the last two channels by multiplying one of them by p zultiruyuschy weighting factor Θ, and then subtracting their values from one another.
2. Устройство по п.1 содержит последовательно соединенные пять блоков памяти, первый сумматор, первый накопитель, первый делитель, первый умножитель и второй сумматор, причем выход первого сумматора соединен со вторым входом второго сумматора, входы всех блоков памяти фильтра соединены с соответствующими входами первого сумматора, а также последовательно соединенные третий сумматор и второй накопитель, выход которого соединен со вторым входом первого делителя, входы третьего сумматора объединены с входом и выходом третьего блока памяти фильтра, и выход третьего сумматора соединен со вторым входом первого умножителя, отличающееся тем, что для решения поставленной технической задачи как повышения эффективности режекции пассивной помехи введены последовательно соединенные четвертый сумматор, третий накопитель, второй делитель, второй умножитель, пятый сумматор, четвертый накопитель, третий делитель, третий умножитель и шестой сумматор, а также пятый накопитель, выход которого соединен со вторым входом третьего делителя, вход пятого накопителя объединен с вторым входом шестого сумматора, выходы первого, второго, третьего и четвертого блоков памяти соединены с соответствующими входами четвертого сумматора, выход которого соединен со вторым входом пятого сумматора, выход пятого сумматора соединен со вторым входом третьего умножителя, выход третьего сумматора соединен со вторым входом второго умножителя и выход второго накопителя соединен со вторым входом второго делителя, входом и выходом устройства являются соответственно вход первого блока памяти и выход шестого накопителя.2. The device according to claim 1 contains five memory blocks connected in series, a first adder, a first drive, a first divider, a first multiplier and a second adder, the output of the first adder being connected to the second input of the second adder, the inputs of all filter memory units being connected to the corresponding inputs of the first the adder, as well as the third adder and the second drive connected in series, the output of which is connected to the second input of the first divider, the inputs of the third adder are combined with the input and output of the third memory block filter, and the output of the third adder is connected to the second input of the first multiplier, characterized in that in order to solve the technical problem of increasing the efficiency of rejection of passive interference, the fourth adder, the third drive, the second divider, the second multiplier, the fifth adder, the fourth drive, the third are introduced the divider, the third multiplier and the sixth adder, as well as the fifth drive, the output of which is connected to the second input of the third divider, the input of the fifth drive is combined with the second input of the sixth adder, the outputs of the first, second, third and fourth memory blocks are connected to the corresponding inputs of the fourth adder, the output of which is connected to the second input of the fifth adder, the output of the fifth adder is connected to the second input of the third multiplier, the output of the third adder is connected to the second input of the second multiplier and the output the second drive is connected to the second input of the second divider, the input and output of the device are respectively the input of the first memory unit and the output of the sixth drive.