RU1800481C - Устройство дл управлени динамической пам тью - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  полупроводниковых запоминающих устройств на микросхемах динамической пам ти. Устройство управлени  динамической пам тью содержит генератор импульсов регенерации, генератор тактовых импульсов, шесть D-триггеров, семь элементов 2 И-НЕ, элемент 3 И, три инвертора , восьмой, дев тый, дес тый и одиннадцатый элементы 2 И-НЕ, регистр сдвига, два элемента 2 И, двоичный счетчик, мультиплексор , элемент 3 И-НЕ, дешифратор синхросигнала столбца, элемент 4 И-НЕ, шинный приемопередатчик и четвертый инвертор . 2 ил.

Description

(Л

С

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  полупроводниковых запоминающих устройств на микросхемах динамической пам ти.

Цель изобретени  - повышение надежности и упрощение устройства.

На фиг.1 показана принципиальна  электрическа  схема предлагаемого устройства; на фиг.2 - временные диаграммы его работы.

Устройство управлени  динамической пам тью содержит (фиг.1) генератор 1 импульсов регенерации, генератор 2 тактовых импульсов, первый 3, второй 4, третий 5, четвертый 6, п тый 7 и шестой 8 D-триггеры, первый 9, второй 10, третий 11, четвертый 12, п тый 13, шестой 14 и седьмой 15 элементы 2VI-HE, элемент ЗИ 16, первый 17, второй 18 и третий 19 инверторы, восьмой 20, дев тый 21, дес тый 22 и одиннадцатый 23 элементы 2И-НЕ, регистр сдвига 24, первый 25 и второй 26 элементы 2И, двоичный счетчик 27, мультиплексор 28, элемент ЗИНЕ 29, дешифратор синхросигнала столбца 30, элемент 4И-НЕ 31, шинный приемопередатчик 32 и четвертый инвертор 33.

Адрес обращени  в пам ть ADR поступает на инверсный вход 34 устройства. При этом разр ды ADR раздел ютс  на разр ды адреса строки AR 35, разр ды адреса столбца АС 36 и разр ды выбора банка АВ 37, которые поступают на соответствующие входы мультиплексора 28 и дешифратора 30. Данные D, которыми источник обращени  обмениваетс  с пам тью, поступают на вход 38 устройства. Соответственно данные DM, которыми пам ть обмениваетс  с источником обращени , поступают на выход 39 устройства.

Сигнал обращени  в пам ть MS поступает на вход обращени  в пам ть 40 устройства .

00

о о

00

Синхросигнал готовности пам ти SS поступает на выход 41 устройства. Кроме того, устройство вырабатывает синхросигнал строки RASL, поступающий на выход 42, синхросигналы столбца CASOL- CAS3L,поступающие на выходы 43, и сигнал управлени  записью в пам ть WEL, поступающий на выход 44. Мультиплексированный адрес AM подаетс  в пам ть через выход мультиплексированного адреса пам ти 45 устройства . Сигнал записи в пам ть WR поступает на вход управлени  записью 46 устройства.

Предлагаемое устройство управлени  динамической пам тью работает следующим образом.

В любой момент времени устройство может находитьс  в одном из трех состо ний: ожидани , регенерации, пам ти и обслуживани  обращени  в пам ть.

В состо нии ожидани  на входы устройства управл ющие сигналы не подаютс . Триггеры 3, 5, 47 установлены в 1, триггеры 4, 6, 48 сброшены в О. При этом устройство не выдает в пам ть никаких синхросигналов, а приемопередатчик 32 отключен .

Регенераци  пам ти в устройстве инициируетс  по положительному фронту сигнала с выхода генератора 1. Этот сигнал сбрасывает триггер 3 в О. Сигнал 1 с инверсного выхода триггера 3 поступает на информационный вход триггера 4. Положительный фронт очередного тактового сигнала CLKL запишет в триггер 4 1. Если в этот момент нет состо ни  обращени  в пам ть, т.е. устройство находитс  в пассивном состо нии и на выходе элемента 2И-НЕ 12 сигнал 1, то триггер режима, образуемый элементами 2И-НЕ 13 и 14, принимает состо ние регенераци  и на выходе элемента 13 устанавливаетс  сигнал О. Этот сигнал после инвертировани  в инверторе 18 поступает на второй управл ющий вход мультиплексора 28 и устанавливает мультиплексор на передачу адреса регенерации с выхода двоичного счетчика 27 на выход 45 мультиплексированного адреса AM. Кроме того, сигнал О с выхода элемента 13 вызывает по вление 1 на выходе элемента 2И- НЕ 15. Поэтому положительным фронтом очередного тактового сигнала CLKH с выхода генератора 2 через элемент ЗИ 16 устанавливаетс  в О триггер 7. Положительный фронт очередного синхросигнала CLKL через элемент 2И 26 записывает 1 в первый разр д регистра сдвига 24, а последующие синхросигналы последовательно записывают 1 в старшие разр ды регистра. Сигнал с инверсного выхода первого разр да регистра подаетс  на выход 42 как синхросигнал

строки RASL и вместе с адресом AM регенерируемой строки на выходе 41 осуществл ет регенерацию строки с номером, содержащимс  в счетчике 27, во всех микросхемах пам ти. При этом синхросигналы столбца CAS не вырабатываютс  вследствие запрета сигналом О на первом входе элемента ЗИ-НЕ 29, а приемопередатчик 32 остаетс  отключенным. Через четыре такта сигнала

CLKL сигнал 1 с пр мого выхода четвертого разр да регистра 24 вызывает по вление сигнала О на выходе элемента 2И-НЕ 22. Этот сигнал О устанавливает триггер 7 в 1 и через инвертор 19 и элемент 2И 25

5 подает сигнал 1 на элементы 2И-НЕ 9 и 10. В результате на выходе элемента 2И-НЕ 9 устанавливаетс  О, а триггер 3 - в 1. Очередной тактовый сигнал CLKL записывает О в первый разр д регистра 24, снима 

0 синхросигнал строки RASL. Вместе с тем обслуживание следующего запроса (обращение в пам ть) возможно лишь после по влени  сигнала 1 на инверсном выходе второго разр да регистра сдвига 24, посту5 пающего на третий вход элемента ЗИ 16, Этим обеспечиваетс  требуемое врем  под- зар да  чеек регенерируемых строк микросхем пам ти.

Сигнал запроса на обслуживание обра0 щени  в пам ть MS поступает на вход 40 устройства и сбрасывает триггер 5 в О. Положительный фронт тактового импульса CLKL записывает 1 в триггер 4. Если в данный момент нет обслуживани  регене5 рации, то триггер состо ни , образуемый элементами 2И-НЕ 13 и 14, устанавливаетс  в состо ние обслуживани  обращени  в пам ть, и на выходе элемента 14 будет сигнал О, а элемента 13 - 1. Сигнал 1 с

0 выхода элемента 13 поступает через инвертор 18 на второй управл ющий вход мульти- плексора 28 и определ ет выбор мультиплексором первого и второго информационных входов. При этом в триггере 8

5 записан О.

Поэтому на выход 45 мультиплексированного адреса AM поступает адрес строки AR с первого входа мультиплексора 28. Сигнал О с выхода элемента 2И-НЕ 14 уста0 навливает 1 на выходе элемента 2И-НЕ 15. Поэтому положительный фронт тактового сигнала CLKH запишет 1 в первый разр д регистра 24 и вызовет по вление синхросигнала строки RASL. После записи

5 1 в первый разр д регистра 24 очередной синхросигнал CLKH запишет 1 в триггер 8, что вызовет переключение мультиплексора 28 и подачу на выход 45 кода адреса столбца АС со второго входа мультиплексора. После записи 1 во второй разр д регистра 24 на

выходе элемента ЗИ-НЕ 29 по вл етс  сигнал О, который разрешает работу дешифратора 30. На одном из его выходов, соответствующем коду адреса выбора банка АВ 37 на информационном входе дешиф- ратора, по вл етс  синхросигнал столбца CAS09-CAS3L. Одновременно с сигналом RASLna выходе элемента 4И-НЕ 31 по вл етс  сигнал управлени  записью WEL, если осуществл етс  операци  записи в пам ть и на входе 46установлен сигнал WR, равный 1. Сигнал WEL подаетс  до момента записи 1 в третий разр д регистра сдвига 24, т.е. в течение двух тактов. При записи 1 в четвертый разр д регистра 24 сигнал О с выхода элемента 2И-НЕ 22 устанавливает триггер 7 в 1, а положительный фронт CLKH через элемент 2И 25 сбрасывает триггер 6 в О и устанавливает триггер 5 в 1. Одновременно на выходе триггера, образу- емого элементами 2И-НЕ 20 и 21, устанавливаетс  сигнал 1 готовности пам ти SS. Если осуществл етс  операци  чтени  данных , то сигнал WR равен 1 и на выходе элемента 2И-НЕ 23 по вл етс  О, который блокирует на первом входе элемента 2И 26 тактовый сигнал CLKL Поэтому сдвиг регистра 24 приостанавливаетс  и возникает пауза (фиг.2), длительность которой зависит от того, как скоро источник запроса принимает считываемую информацию. Во врем  паузы установлены синхросигналы RAS и CAS, а данные через приемопередатчик 32 передаютс  с выхода 39 на вход 46. После приема данных источник запроса устанавливает MS в О, сбрасыва  триггер на 2И-НЕ 20 и 21. Сигнал SS переходит в О, отключа  приемопередатчик 32, а сигнал 1 с выхода элемента 2И-НЕ 23 разрешает прохождение импульсов CLKL через элемент 26. Поэ- тому очередной импульс CLKL запишет О в первый разр д регистра 24, сбрасыва  синхросигналы RAS и CAS. Далее, аналогично операции регенерации, формируетс  задержка дл  подзар да  чеек строки, к которой было обращение, после чего устройство переходит в состо ние ожидани  и готово к приему запросов на очередное обращение в пам ть или регенерацию. При выполнении операции записи сигнал имеет значение О и на выходе элемента 2И-НЕ 23 всегда 1. Поэтому пауза отсутствует.

Таким образом, в предлагаемом техническом решении за счет введени  паузы и сохранени  синхросигналов строки и столб- ца считываемые данные удерживаютс  на выходе микросхем динамической пам ти до тех пор, пока источник запроса обращени  в пам ть не сообщит об окончании приема информации. Это позвол ет исключить использование регистра дл  считываемой информации , а следовательно, уменьшить объем аппаратуры и повысить надежность устройства.

Устройство может быть выполнено на микросхемах ТТЛ-серий К555, К 155 и др. В пам ти, управл емой предлагаемым устройством , могут быть использованы микросхемы К565РУ5, М565РУ7 и др.

Claims (1)

1. Формула изобретени  Устройство дл  управлени  динамической пам тью, содержащее генератор импульсов регенерации, генератор тактовых импульсов, с первого по шестой триггеры, с первого по дес тый элементы 2И-НЕ, элемент ЗИ, регистр сдвига, первый элемент 2И, двоичный счетчик, мультиплексор, элемент ЗИ-НЕ, дешифратор, три инвертора, элемент 4И-НЕ, причем выход генератора импульсов регенерации подключен к синх- ровходу первого триггера, выход генератора текстовых импульсов подключен к входу первого инвертора, синхровходам четвертого и шестого триггеров, первому входу элемента ЗИ и первому входу первого элемента 2И, выход первого инвертора подключен к синхровходу второго триггера, информационный вход которого соединен .с выходом первого триггера, вход установки которого соединен с выходом первого элемента 2И- НЕ, с входом сброса второго триггера и подключен к счетному входу двоичного счетчика, выход второго триггера соединен с первым входом третьего элемента 2И-НЕ, выход которого соединен с первым входом п того элемента 2И-НЕ, выход которого соединен с входом второго инвертора, первыми входами второго, шестого и седьмого элементов 2И-НЕ и элемента ЗИ-НЕ, синх- ровход третьего триггера соединен с первым входом дев того элемента 2И-НЕ и  вл етс  входом обращени  устройства, вход установки третьего триггера соединен с выходом второго элемента 2И-НЕ, входом сброса четвертого триггера и вторым входом восьмого элемента 2И-НЕ, выход третьего триггера соединен с информационным входом четвертого триггера, выход которого подключен к второму входу четвертого элемента 2И-НЕ, выход которого подключен к второму входу шестого элемента 2И-НЕ, выход которого подключен к вторым входам первого, п того и седьмого элементов 2И- НЕ, второй вход второго и первый вход первого элементов 2И-НЕ объединены и подключены к выходу первого элемента 2И, выход седьмого элемента 2И-НЕ соединен с вторым входом элемента ЗИ, выход которого соединен с синхровходом п того триггера , выход которого подключен к первому

   информационному входу регистра сдвига, пр мые входы первого, второго и третьего разр дов регистра сдвига соединены соответственно с его вторым, третьим и четвертым информационными входами, выход двоичного счетчика соединен с третьим и четвертым информационным входами мультиплексора , первый информационный вход которого  вл етс  входом строки адреса пам ти устройства, второй информационный вход мультиплексора  вл етс  входом разр дов столбца пам ти устройства, первый и второй управл ющие входы мультиплексора подключены соответственно к выходу шестого триггера и выходу второго инверто- ра, выход мультиплексора  вл етс  выходом мультиплексированного адреса пам ти устройства, пр мой выход первого разр да регистра сдвига соединен с информационным входом шестого триггера, вторым вхо- дом элемента ЗИ-НЕ, вторым входом элемента 4И-НЕ и первым входом дес того элемента , второй вход которого соединен с пр мым выходом четвертого разр да регистра сдвига, инверсный выход первого разр да которого  вл етс  выходом синхросигнала строки устройства, пр мой выход второго разр да регистра сдвига соединен с третьим входом элемента ЗИНЕ , выход которого соединен с разрешаю- щим входом дешифратора, информационный вход которого  вл етс  адресным входом устройства, выходы дешифратора  вл ютс  выходами синхросигнала столбца устройства , инверсный выход второго разр да оегистра сдвига подключен к третьему входу элемента 3 и, инверсный выход третьего разр да регистра сдвига соединен с четвертым входом элемента 4И-НЕ, выход которого  вл етс  выходом сигнала управлени  записью в пам ть устройства, выход дес того элемента 2И-НЕ подключен к входу третьего инвертора, входу установки п того триггера и первым входам третьего и четвертого элементов 2И-НЕ, выход третьего инвертора подключен к второму входу первого элемента 2И, выход дев того элемента 2И-НЕ соединен с первым входом восьмого элемента 2И-НЕ и  вл етс  входом разрешени  работы устройства, выход восьмого элемента 2 И-НЕ соединен с вторым входом дев того элемента 2И-НЕ и  вл етс  выходом синхросигнала готовности устройства, отличающеес  тем, что, с целью повышени  надежности и упрощени  устройства , в него введены второй элемент 2И и одиннадцатый элемент 2И-НЕ, первый вход которого подключен к выходу восьмого элемента 2И-НЕ, второй вход - к третьему входу элемента 4И-НЕ и  вл етс  входом управлени  записью устройства, выход одиннадцатого элемента 2И-НЕ соединен с первым входом второго элемента 2И, второй вход которого подключен к выходу первого инвертора, а выход второго элемента 2И подключен к синхровходу регистра сдвига.