RU1774347C - Matrix multiplier - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в высокопроизводительных специализированных вычислительных машинах и устройствах обработки сигналов дл  перемножени  плотной (пхп)-матрицы на ленточную матрицу. Цель изобретени  - повышение быстродействи  устройства. Цель достигаетс  тем, что устройство содержит с первого по третий 1-3 информационные входы, вход 4, синх- ровход 5. вычислительный модуль 6| (1 1, p+g-1). выход 7. 2 ил.The invention relates to computer technology and can be used in high-performance specialized computers and signal processing devices for multiplying a dense (PCP) matrix by a tape matrix. The purpose of the invention is to increase the speed of the device. The goal is achieved in that the device contains from the first to the third 1-3 information inputs, input 4, clock input 5. Computing module 6 | (1 1, p + g-1). exit 7. 2 ill.

Description

kk

ffijffij

ъb

V4 VIV4 vi

N СО 4 vjN СО 4 vj

Изобретение относитс  к вычислительной технике и может быть использовано в высокопроизводительных специализированных вычислительных машинах и устройствах обработки сигналов дл  перемножени  плотной (пхп)-матрицы на ленточную матрицу .The invention relates to computer technology and can be used in high-performance specialized computers and signal processing devices for multiplying a dense (PCP) matrix by a tape matrix.

Цель изобретени  - повышение быстродействи  устройства.The purpose of the invention is to increase the speed of the device.

На фиг. 1 представлена структурна  схема устройства дл  умножени  матриц; на фиг. 2 - пример схемы вычислительного мо- дулл.In FIG. 1 is a block diagram of a device for matrix multiplication; in FIG. 2 is an example of a computing module circuit.

Устройство дл  умножени  матриц (фиг. 1) содержит первый 1, второй 2 и третий 3 информационные входы, вход 4, синхров- ход 5, вычислительные модули 6| (, p+q-1) и выход 7.The device for matrix multiplication (Fig. 1) contains the first 1, second 2, and third 3 information inputs, input 4, clock input 5, computing modules 6 | (, p + q-1) and output 7.

Вычислительный модуль (фиг. 2) содержит первый 8, второй 9 и третий 10 информационные входы, первый 12 и второй 11 входы синхронизации, умножитель 13, сумматор 14. регистры 15. 16, 17, 18 и 19i (,гИ), триггер 20, элемент И 21, первый 22, второй 23, третий 24 и четвертый 25 выходы.The computing module (Fig. 2) contains the first 8, second 9 and third 10 information inputs, the first 12 and second 11 synchronization inputs, a multiplier 13, an adder 14. registers 15. 16, 17, 18 and 19i (, ГИ), trigger 20 , element And 21, first 22, second 23, third 24 and fourth 25 outputs.

В основу работы устройства положен алгоритм перемножени  плотной (пхп)-мат- рицы А на ленточную матрицу В, основанный на рекуррентных соотношени хThe device is based on an algorithm for multiplying a dense (pnp) -matrix A by a tape matrix B, based on the recurrence relations

(jj) (jj)

QJ 0, Oj max{0, J-q}, i,,n;QJ 0, Oj max {0, J-q}, i ,, n;

00(О00 (O

Cij Cji +aikbkj,Cij cji + aikbkj,

K «j max{0, j-q} / j mln{n, p+j-1}, i,K "j max {0, j-q} / j mln {n, p + j-1}, i,

{ л Л{l l

Cij Cij . Д min{n, p+j-1}, I,.Cij cij. D min {n, p + j-1}, I ,.

При описании работы устройства вве- дем матрицу . Nj-q+1, j+p-1,,n, где при i max{1,j-q+1}, min{n,j- -p-1}, ,n в остальных случа х .When describing the operation of the device, we introduce a matrix. Nj-q + 1, j + p-1,, n, where for i max {1, j-q + 1}, min {n, j- -p-1},, n in the remaining cases.

Вычислительный модуль выполнен с возможностью реализации функцийThe computing module is configured to implement functions

1+П-1 11 + P-1 1

ЗВЫУ, ввх;CALL, vvkh;

i+2. Ьоых Ьвхi + 2. Bwb

Н-1 1 I l-f C Свых - Сцх + Эв х Ьвх,H-1 1 I l-f C St. - SCx + Ev x Lbx,

1+ 1 I Твых Твх,1+ 1 I Thy Twh,

где а вх, b ox и с вх - значени  соответственно на втором, первом и третьем информационных входах вычислительного модул  на i-м такте;where a in, b ox and with in are the values respectively at the second, first and third information inputs of the computing module on the i-th clock;

00

55

00

55

00

55

00

55

00

55

Нх - значение на втором входе синхронизации вычислительного модул  на 1-м такте;Нх - value at the second synchronization input of the computing module at the 1st cycle;

1+П-11 + P-1

Эвых значение на втором выходе вычислительного модул  на (+п-1)-м такте; i+2Its value is at the second output of the computational module at the (+ n-1) -th clock cycle; i + 2

Ьпых значение на первом выходе вычислительного модул  на ()+2)-м так re; 1+1Bth is the value at the first output of the computational module at () +2) -m so re; 1 + 1

Свых - значение на третьем выходе вычислительного модул  на (1+1)-м такте; 1+1Svyh - the value at the third output of the computing module on the (1 + 1) -th clock cycle; 1 + 1

вых - значение на четвертом выходе вычислительного модул  на (1+1)-м такте;o - the value on the fourth output of the computing module on the (1 + 1) -th cycle;

,n-1 - параметр, определ емый алгоритмом ., n-1 is the parameter determined by the algorithm.

Вычислительный модуль работает следующим образом.лThe computing module works as follows. L

На i-м такте элементы a, b и С матриц подаютс  соответственно на входы 9, 8 и 10 и записываютс  соответственно в регистры 19i, 15 и 17. Кроме того, при подаче на вход 11 единичного сигнала элемент И 21 открываетс  и разрешаетс  запись элемента о в регистр 18. При этом на выходе умножител  13 формируетс  значение а Ь, на выходе сумматора 14 -значение C+a G, которое выдаетс  на выход 24. Элемент а задержива- етс  на п-1 такт регистрами 19i (, n-1) и выдаетс  на выход 23. Элемент b задерживаетс  на два такта регистрами 15 и 16 и выдаетс  на выход 22. Управл ющий сигнал г задерживаетс  триггером 20 на один такт и выдаетс  на выход 25.At the ith step, the elements a, b, and C of the matrices are supplied to the inputs 9, 8, and 10, respectively, and are written to the registers 19i, 15, and 17, respectively. In addition, when a single signal is input to input 11, the element 21 opens and the recording of the element is allowed about in register 18. At the same time, the value a b is generated at the output of the multiplier 13, at the output of the adder 14, the value C + a G, which is output 24. The element a is delayed by p-1 clock registers 19i (, n-1 ) and is output 23. The element b is delayed by two registers 15 and 16 and is output 22. The control signal is delayed a flip-flop 20 one clock and is output to the output 25.

лl

Элементы а, Ь и Cij подаютс  соответственно па входы 2, 1 и 3 устройства в моменты времениElements a, b and Cij are supplied respectively at the inputs 2, 1 and 3 of the device at time

(j-1)n-1;(j-1) n-1;

tbV(p-1)(r,-1)+j+2(q-1)KJ-1)n-i;tbV (p-1) (r, -1) + j + 2 (q-1) KJ-1) n-i;

toy (p-lXn-1)+l+0-1)n-q-2.toy (p-lXn-1) + l + 0-1) n-q-2.

На вход 4 управл ющий сигнал подаетс  в моменты времени (p-1)(n-1)-(q-1)+ +(j-1)n, в остальные моменты времени - управл ющий сигнал ,The control signal is input to input 4 at time instants (p-1) (n-1) - (q-1) + + (j-1) n, at other instants of time, the control signal

На выходе 7 устройства элементы Cij выдаютс  в моменты времениAt the output 7 of the device, elements Cij are issued at time instants

tcij (р-1Хп-1)+Р+И-0-1)п-2.tcij (p-1Xn-1) + P + I-0-1) n-2.

Рассмотрим работу устройства дл  перемножени  плотной (4х4)-матрицы А на ленточную матрицу В (, ). Устройство содержит p+q-1 3 вычислительных модулей .Consider the operation of a device for multiplying a dense (4x4) -matrix A by a tape matrix B (,). The device contains p + q-1 3 computing modules.

Врем  перемножени  плотной (пхп)- матрицы на ленточную матрицу равно п(п+р-1) тактов.The time of multiplication of the dense (pnp) matrix by the tape matrix is equal to n (n + p-1) clock cycles.

Период ввода элементов матриц очередной задачи перемножени  равен п тактов .The input period of the matrix elements of the next multiplication task is equal to n cycles.

Если на вход 3 устройства подаватьIf you input 3 devices

Ci) 0, то реализуетс  матрична  операци  вида С+А В,Ci) 0, then a matrix operation of the form C + A B is realized,

Claims (1)

Формула изобретени  Устройство дл  умножени  матриц, содержащее () вычислительных модулей (где р и q - соответственно число ненулевых элементов в первом столбце и первой строке ленточной матрицы), причем первый информационный вход первого вычислительного модул  подключен к первому информационному входу устройства, второй информационный вход (р q-1)-ro вычислительного модул  подключен к второму информационному входу устройства, первый вход синхронизации которого подключен к первым входам синхронизации всех вычислительных модулей, первый выход и второй информационный вход 1-го вычислительного модул  (где 1 1p+q2 ) подключены соответственно к первому информационному входу и второму выходу (i+1)-ro вычислительного модул , отличающеес  тем, что, с целью повышени  быстродействи  устройства, третий информационный вход и второй вход синхронизации первого вычислительного модул  подключены соответственно к третьему информационному входу и к второму входу синхронизации устройства, третий и четвертый выходы 1-го вычислительного модул  под- ключены соответственно к третьему информационному и к второму входу синхронизации (1+1)-го вычислительного модул , третий выход (pi-q-1)-ro вычислительного модул  подключен к выходу устройства, причем каждый вычислительный модуль содержит с первого по четвертый регистры, сдвигающий регистр, умножитель, сумматор , триггер и элемент И, при этом в каждом вычислительном модуле первый информационный вход вычислительного модул  подключен к информационным входам первого и второго регистров, выходы которых подключены соответственно к информационному входу третьего регистра и к первомуSUMMARY OF THE INVENTION A device for matrix multiplication comprising () computing modules (where p and q are the number of nonzero elements in the first column and first row of the tape matrix, respectively), the first information input of the first computing module being connected to the first information input of the device, the second information input ( p q-1) -ro of the computing module is connected to the second information input of the device, the first synchronization input of which is connected to the first synchronization inputs of all computing modules, the output and the second information input of the 1st computing module (where 1 1p + q2) are connected respectively to the first information input and the second output (i + 1) -ro of the computing module, characterized in that, in order to increase the speed of the device, the third information the input and the second synchronization input of the first computing module are connected respectively to the third information input and to the second synchronization input of the device, the third and fourth outputs of the 1st computing module are connected respectively to the third info to the radiation and to the second synchronization input of the (1 + 1) -th computing module, the third output (pi-q-1) -ro of the computing module is connected to the output of the device, and each computing module contains from first to fourth registers, a shift register, a multiplier, an adder, a trigger and an AND element, wherein in each computing module the first information input of the computing module is connected to the information inputs of the first and second registers, the outputs of which are connected respectively to the information input of the third register and to the first mu информационному входу умножител , выходы которых подключены соответственно к первому выходу вычислительного модул  и к первому информационному входу сумматора , второй информационный вход которого подключен к выходу четвертого регистра, второй информационный вход вычислительного модул  подключен к информационному входу сдвигающего регистра , информационный выход и выходthe information input of the multiplier, the outputs of which are connected respectively to the first output of the computing module and to the first information input of the adder, the second information input of which is connected to the output of the fourth register, the second information input of the computing module is connected to the information input of the shift register, information output and output переноса которого подключены соответственно к второму информационному входу умножител  и к второму выходу вычислительного модул , третий информационный вход которого подключен к информационному входу четвертого регистра, выход сумматора подключен к третьему выходу вычислительного модул , второй аход синхронизации которого подключен к информационному входу триггера и к первому входуthe transfer of which is connected respectively to the second information input of the multiplier and to the second output of the computing module, the third information input of which is connected to the information input of the fourth register, the output of the adder is connected to the third output of the computing module, the second synchronization output of which is connected to the information input of the trigger and to the first input элемента I/I, выход которого подключен к входу записи/считывани  второго регистра, выход триггера подключен к четвертому выходу вычислительного модул , первый вход синхронизации которого подключен к входам записи/считывани  первого, третьего и четвертого регистров, к входу синхронизации триггера, к второму входу элемента И и к управл ющему входу сдвигающего регистра .I / I element, the output of which is connected to the write / read input of the second register, the trigger output is connected to the fourth output of the computing module, the first synchronization input of which is connected to the write / read inputs of the first, third and fourth registers, to the trigger synchronization input, to the second input element And to the control input of the shift register. Фиг.1Figure 1