NO120431B - - Google Patents

Description

Frekvensdeler. Frequency dividers.

Denne oppfinnelse angår strømkretser for frekvensdelereThis invention relates to power circuits for frequency dividers

med variabelt delingsforhold, og er særlig, men ikke utelukkende, anvendbare i digitale frekvens-syntetiseringsanordninger. with a variable division ratio, and are particularly, but not exclusively, applicable in digital frequency synthesizing devices.

Mer spesielt er.oppfinnelsen rettet mot frekvensdelereMore particularly, the invention is directed to frequency dividers

med variabelt delingsforhold av den type som omfatter .et fler-with a variable sharing ratio of the type that includes .a multi-

tall telletrinn koblet i kaskade og som kan være innrettet til og innstilles for å gi et spesielt delingsforhold eller divisjons-tall, slik at det mest signifikante telletrinn når det oppnår sin innstilte posisjon, innleder innstillingsoperasjonen av det følgen- number counting stages connected in cascade and which can be arranged to and set to give a special division ratio or division number, so that the most significant counting stage, when it reaches its set position, initiates the setting operation of the follow-

de mest signifikante telletrinn og så videre tilbake til det minst signifikante trinn, hvoretter det blir avgitt et utgangssignal som angir fullførelsen av en tellesyklus, ved hvilken alle telle- the most significant counting steps and so on back to the least significant step, after which an output signal is issued indicating the completion of a counting cycle, at which all counting

trinn inntar de tilstander som de er blitt innstilt til. Slike variable frekvensdelere brukes vanligvis i frekvens-syntetiseringsanordninger for styring av en slave- eller følgeoscillator-utgang i overensstemmelse med en standard-frekvensutgang avgitt f.eks. fra en krystallstyrt master- eller hovedoscillator. Frekvens-syntetiseringsanordninger av denne type er inngående beskrevet i britisk patent 1 121 323. stages assume the states to which they have been set. Such variable frequency dividers are typically used in frequency synthesizers for controlling a slave or follower oscillator output in accordance with a standard frequency output given e.g. from a crystal-controlled master or main oscillator. Frequency synthesizing devices of this type are described in detail in British patent 1 121 323.

Telleanordningen i den variable frekvensdeler omfatter vanligvis dekadetellere, f.eks. bistabile kretsanordninger for enere, tiere, hundreder, tusender osv. av divisjonstallet. Føl-gelig blir den maksimale nøyaktighet av styringen ved frekvens-styringsoperasjon bestemt av ener-telleren. The counting device in the variable frequency divider usually comprises decade counters, e.g. bistable circuit devices for ones, tens, hundreds, thousands, etc. of the division number. Consequently, the maximum accuracy of the control in frequency control operation is determined by the ener counter.

Foreliggende oppfinnelse er rettet mot en variabel frekvensdeler som muliggjør forbedring av nøyaktigheten av frekvens-styring på økonomisk måte. The present invention is aimed at a variable frequency divider which enables the improvement of the accuracy of frequency control in an economical way.

Nærmere angivelser av oppfinnelsen og de nye og særeg-Further details of the invention and the new and special

ne trekk ved denne er opptatt i patentkravene.ne features of this are taken up in the patent claims.

Med det arrangement som tilveiebringes ifølge oppfinnelsen kan det foretas små økninger i frekvens-justeringen på 100 c/s i høyfrekvens-syntetiseringsanordninger uten at det er nødvendig å anordne en meget lav sammenlignings-frekvens for" å oppnå den nødvendige nøyaktighet av styringen eller reguleringen. With the arrangement provided according to the invention, small increases in the frequency adjustment of 100 c/s can be made in high-frequency synthesizing devices without it being necessary to arrange a very low comparison frequency in order to achieve the necessary accuracy of the control or regulation.

Som eksempel skal det nå beskrives en utførelsesformAs an example, an embodiment will now be described

for oppfinnelsen under henvisning til tegningene, av hvilke:for the invention with reference to the drawings, of which:

Figur 1 er et blokk-skjema for en frekvensdeler med variabelt delingsforhold og innbefattet et tellemodifikasjonsarrangement i henhold til denne oppfinnelse. Figur 2 er et blokk-skjema for tellemodifikasjonsarrangementet Figure 1 is a block diagram of a frequency divider with variable division ratio and including a count modification arrangement according to this invention. Figure 2 is a block diagram of the count modification arrangement

på figur 1, ogon Figure 1, and

figur 3 viser to tabeller som angir tilstanden i bryterne og utgangen fra arrangementet på figur 2. figure 3 shows two tables indicating the state of the switches and the output from the arrangement in figure 2.

På figur 1 er det vist en variabel frekvensdeler som omfatter et tellemodifikasjonsarrangement eller et såkalt side-trinnsarrangement (side step arrangement) for anvendelse i en di-gital frekvens-syntetiseringsanordning som dekker et frekvensom-råde 0-30 Mc/s i trinn på 1 Kc/s. Anordningen består av fem telletrinn som er koblet i kaskade, hvorav fire er dekadetrinn betegnet 1, 2, 3 og 4 på tegningen, hvorav det siste er et trinn for divisjon med tre som er betegnet med henvisningstallet 5 på tegnin gen. Hvert av telletrinnene kan innstilles for- å dividere med et ønsket tall som vil være mellom 0 og 19 når det gjelder trinnene 1,2,3 eller 4, og mellom 0 og 2 når det gjelder trinnet 5. Føl - gelig representerer hvert trinn et siffer i et totalt divisjons-tall, idet trinn 1 representerer sifre for 1 Kc/s, trinn 2 sifre for 10 Kc/s, trinn 3 sifre for 100 Kc/s, trinn 4 sifre for lMc/s og trinn 5 sifre for 10 Mc/s. Hvert av trinnene bortsett fra det minst signifikante trinn 1, er ved oppnåelse av sin innstilte tilstand eller posisjon innrettet til å påvirke et tilbakestil-lingstrinn 6 som kan ha form av en bistabil krets. Figure 1 shows a variable frequency divider comprising a count modification arrangement or a so-called side step arrangement (side step arrangement) for use in a digital frequency synthesizing device which covers a frequency range 0-30 Mc/s in steps of 1 Kc /p. The device consists of five counting stages which are connected in cascade, four of which are decade stages designated 1, 2, 3 and 4 in the drawing, the last of which is a stage for division by three which is designated with the reference number 5 in the drawing. Each of the counting steps can be set to divide by a desired number which will be between 0 and 19 in the case of steps 1,2,3 or 4, and between 0 and 2 in the case of step 5. Accordingly, each step represents a digits in a total division number, step 1 representing digits for 1 Kc/s, step 2 digits for 10 Kc/s, step 3 digits for 100 Kc/s, step 4 digits for lMc/s and step 5 digits for 10 Mc/s. Each of the steps, apart from the least significant step 1, on reaching its set state or position, is arranged to affect a reset step 6 which may take the form of a bistable circuit.

Under drift blir pulser påtrykket telletrinnene gjennom inngangsklemmen 7 og porten 8, og trinnene blir påvirket i rekke-følge på vanlig måte. Når trinn 5 oppnår sin innstilte tilstand påvirker det tilbakestillingstrinnet 6 som er koblet mellom trinn 5 og trinn 4, og når trinn 4 oppnår sin innstilte tilstand påvirker det tilbakestillingstrinnet 6 mellom trinn 4 og trinn 3. Dette fortsetter inntil hvert av telletrinnene har nådd sLn innstilte tilstand efter at tilbakestillingstrinnet som er forbundet med dette, er blitt påvirket, og dette utgjør en syklus i den variable frekvensdeler. En frekvensdeler som beskrevet ovenfor svarende til økninger eller inkrementer på 1 Kc/s, og foråt denne økning eller endring i frekvens kan bli redusert er det innført en sidetrinns-programmeringsdekade 9. Sidetrinnsdekaden 9 er innrettet til å påvirkes av en puls en gang for hver syklus av den variable frekvensdeler, og denne puls kan bekvemt avledes fra tilbakestillingstrinnet 6 som påvirker telletrinnet 3. Sidetrinndekaden 9 kan være innrettet til å innstilles slik at for hver ti pulser som den mottar, avgir den et antall utgangspulser mellom 0 og 9. Utgangen fra sidetrinndekaden 9 føres til en bistabil ekstra-tellingskrets 10 sammen med det inngangssignal som påtrykkes klemmen 7. During operation, pulses are applied to the counting steps through the input terminal 7 and the gate 8, and the steps are affected in sequence in the usual way. When stage 5 reaches its set state it affects the reset stage 6 connected between stage 5 and stage 4, and when stage 4 achieves its set state it affects the reset stage 6 between stage 4 and stage 3. This continues until each of the counter stages has reached sLn set state after the reset step associated with it has been effected, and this constitutes one cycle in the variable frequency divider. A frequency divider as described above corresponding to increases or increments of 1 Kc/s, and before this increase or change in frequency can be reduced, a side step programming decade 9 is introduced. The side step decade 9 is arranged to be affected by a pulse once for every cycle of the variable frequency divider, and this pulse can conveniently be derived from the reset stage 6 which affects the counter stage 3. The side step decade 9 can be arranged to be set so that for every ten pulses it receives, it emits a number of output pulses between 0 and 9. The output from the side step decade 9 is fed to a bistable extra counting circuit 10 together with the input signal that is applied to terminal 7.

Virkemåten for kretsen er som følger: Når det ikke er noe utgangssignal fra sidetrinndekaden 9 er porten 8 innrettet til å være åpen slik at pulser som påtrykkes klemmen 7, føres til det første telletrinn 1. Når det mottas en utgangspuls fra sidetrinndekaden 9 blir tilstanden av de bistabile krets 10 end-ret slik at porten 8 lukkes. Den neste inngangspuls blir så blokkert fra telletrinnet 1, men denne puls er innrettet til å tilbakestille den bistabile krets 10 til sin opprinnelige tilstand. Følgelig vil nå porten 8 være åpen og inngangspulsene blir ført til telletrinnene og tellingen skjer normalt inntil den neste utgangspuls fra sidetrinndekaden 9 opptrer, i hvilket tilfelle den ovenfor beskrevne prosess vil bli gjentatt. Det sees at for hver puls av sidetrinndekaden 9 blir en inngangspuls forhindret i å nå telletrinnene. The operation of the circuit is as follows: When there is no output signal from the side step decade 9, the gate 8 is arranged to be open so that pulses applied to the terminal 7 are passed to the first counting stage 1. When an output pulse is received from the side step decade 9, the state of the bistable circuit 10 is changed so that the gate 8 is closed. The next input pulse is then blocked from counting stage 1, but this pulse is designed to reset the bistable circuit 10 to its original state. Accordingly, the gate 8 will now be open and the input pulses will be fed to the counting stages and the counting will take place normally until the next output pulse from the side stage decade 9 occurs, in which case the process described above will be repeated. It is seen that for each pulse of the side step decade 9, an input pulse is prevented from reaching the counting stages.

Det kan betraktes et eksempel hvor det blir antatt at divisjonstallet som er innstilt i den variable frekvensdeler (ved innstilling av trinnene 1,2, 3, 4 og 5) er 46234. Anta også at sidetrinndekaden 9 er innstilt for å gi 4 utgangspulser for hver 10 inngangspulser. Hvis da den variable frekvensdeler drives i An example may be considered where it is assumed that the division number set in the variable frequency divider (by setting steps 1,2,3,4 and 5) is 46234. Also suppose that the side step decade 9 is set to give 4 output pulses for each 10 input pulses. If then the variable frequency divider is operated in

10 tellinger, vil den totale telling være 462336, dvs. 462340 10 counts, the total count will be 462336, i.e. 462340

minus 4 på grunn av sidetrinndekaden 9. Ved å ta gjennomsnittet av dette over de 10 tellinger blir resultatet 46233,6 enheter slik at det innstilte tall er blitt redusert med 0,4 enheter. minus 4 due to the side step decade 9. By taking the average of this over the 10 counts, the result is 46233.6 units so that the set number has been reduced by 0.4 units.

Figur 2 viser et blokk-skjema for en sidetrinn-programmeringsdekade for anvendelse i det arrangement som er beskrevet under henvisning til fig. 1. Koblingen på figur 2 består av fire sammenkoblede bistabile trinn A, B, C og D på hvilken det påtrykkes pulser gjennom inngangskiemmen 11. De bistabile trinn A, B, Figure 2 shows a block diagram of a side step programming decade for use in the arrangement described with reference to fig. 1. The connection in Figure 2 consists of four interconnected bistable stages A, B, C and D on which pulses are applied through the input key 11. The bistable stages A, B,

C og D er koblet sammen og i kombinasjon med NAND-porter 12 og invertere 13 innrettet til å danne en logisk krets på velkjent, måte. Kretsen er forsynt med fire klemmer betegnet W, X, Y og Z og hver av disse er. innrettet til å bli påtrykket enten en positiv spenning eller en spenning lik null. Ved påtrykning av en Kombinasjon av positive og null-spenninger på punktene W, X, Y og Z kan det oppnåes at for hver ti pulser som påtrykkes inngangsklemmen 11, kan det oppnåes et antall utgangspulser fra 0 til 9 over klemmen 14, og det er også mulig å innrette det slik at utgangspulsene er jevnt fordelt over den totale telleperiode (dvs. 10). C and D are connected together and in combination with NAND gates 12 and inverters 13 arranged to form a logic circuit in a well known manner. The circuit is provided with four terminals designated W, X, Y and Z and each of these is. arranged to be applied either a positive voltage or a voltage equal to zero. By applying a combination of positive and zero voltages to the points W, X, Y and Z, it can be achieved that for every ten pulses that are applied to the input terminal 11, a number of output pulses from 0 to 9 can be obtained across the terminal 14, and it is also possible to arrange it so that the output pulses are evenly distributed over the total counting period (ie 10).

I tabell a på figur 3 er det vist forskjellige kombinasjoner av positive spenninger og spenninger lik null som må påtrykkes punktene W, X, Y og Z for å gi det ønskede antall utgangs - pulser fra 0 til 9. Tabell b viser hvordan utgangspulsene er jevnt fordelt over den totale telleperiode. Hvis det f.eks. kre-ves to pulser fra den totale telling av 10, da ville det på punktene W, X, Y og Z påtrykkes henholdsvis en positiv spenning, null, null og null spenning.. Som vist ville det da bli oppnådd to utgangspulser. Table a in figure 3 shows different combinations of positive voltages and voltages equal to zero that must be applied to the points W, X, Y and Z to give the desired number of output pulses from 0 to 9. Table b shows how the output pulses are uniform distributed over the total counting period. If it e.g. two pulses are required from the total count of 10, then a positive voltage, zero, zero and zero voltage would be applied to the points W, X, Y and Z respectively. As shown, two output pulses would then be obtained.

I den hensikt å oppnå fasestyring mellom slave- eller følgeoscillatorens utgang og utgangen fra master- eller hovedoscil-latoren i frekvens-syntetiseringsanordningen av den ovenfor beskrev ne form, kan fasestyringens sløyfe-karakteristikk være slik at den totale telling utført av den variable frekvensdeler i henhold til oppfinnelsen, blir utjevnet som gjennomsnitt forutsatt at den ekstra telling som er gjort for å gi den nevnte brøkdel økning av de opptelte tall, opptrer ved en frekvens som er høyere enn sløy-fens grensefrekvens. Virkningen av de pmt fordelte ekstra tel-lepulser over den totale telleperiode er at den uønskede avvikel- In order to achieve phase control between the output of the slave or follower oscillator and the output of the master or main oscillator in the frequency synthesizing device of the form described above, the loop characteristic of the phase control can be such that the total count performed by the variable frequency divider according to to the invention, is equalized as an average provided that the additional counting that is done to give the aforementioned fractional increase of the counted numbers occurs at a frequency that is higher than the loop's limit frequency. The effect of the pmt distributed extra counting pulses over the total counting period is that the unwanted deviation

se som skyldes sidetrinn-programmeringen blir sterkt redusert.see which is due to the side step programming is greatly reduced.

Hvis f.eks. én puls av ti medfører 50 c/s avvikelse (uten fasefil-ter) ved en tiendedel sammenligningsfrekvens, ville avvikelsen for to nærliggende pulser av ti være omkring 100 c/s, altså ved en tiendedel sammenligningsfrekvens. Ved å splitte opp de to pulser slik. at de opptrer en gang for hver fem pulser, så vil avvikelsen være 50 c/s og opptrer ved en femtedel av sammenligningsfrekvensen, hvilket er et meget enklere signal å svekke i fase-sløyfens lav-pass-filter, men det vil forståes at i et system basert på f.eks. If e.g. one pulse out of ten causes a 50 c/s deviation (without phase filters) at one-tenth comparison frequency, the deviation for two nearby pulses out of ten would be around 100 c/s, i.e. at one-tenth comparison frequency. By splitting up the two pulses like this. that they occur once every five pulses, then the deviation will be 50 c/s and occurs at one fifth of the comparison frequency, which is a much easier signal to weaken in the phase loop's low-pass filter, but it will be understood that in a system based on e.g.

ti tellesykluser og når enten én puls eller ni pulser leveres av sidetrinn-programmeringsdekaden, er det ikke mulig å tilveiebrin- ten count cycles and when either one pulse or nine pulses are provided by the sidestep programming decade, it is not possible to provide

ge en fordelt utgang. Det er således bare når mellom to og åtte (dvs. ti minus to) pulser leveres, at det er mulig å fordele pulsene over telleperioden. Andre kombinasjoner av pulser kan opp-splittes på lignende måte. Ved å anvende den ovenfor beskrevne metode for jevn fordeling av ekstra-pulsene blir det mulig å kon-struere fasefiltere som reduserer den endelige avvikelse ved alle innstillinger til 1,5 c/s i et typisk system med 5 % innfangnings-område. provide a distributed output. It is thus only when between two and eight (i.e. ten minus two) pulses are delivered that it is possible to distribute the pulses over the counting period. Other combinations of pulses can be split up in a similar way. By applying the method described above for even distribution of the extra pulses, it becomes possible to construct phase filters that reduce the final deviation at all settings to 1.5 c/s in a typical system with a 5% capture range.

Skjønt den beskrevne utførelsesform anvender et systemAlthough the described embodiment uses a system

i hvilket pulser blokkeres fra telletrinnene, kan et lignende re-sultat bli oppnådd ved effektivt å addere ytterligere pulser til inngangspulstoget. in which pulses are blocked from the counting steps, a similar result can be achieved by effectively adding additional pulses to the input pulse train.

Claims (3)

1. Frekvensdeler med variabelt delingsforhold, omfattende et flertall kaskadekoblede telletrinn og en tellemodifiserings-anordning for å bevirke at frekvensdeleren modifiserer sin telle-operasjon ved addisjon eller subtraksjon av en eller flere pulser påtrykket de nevnte telletrinn over perioden av et gitt antall tellesykluser, hvorved det effektive gjennomsnittlige divisjonsfor-1. Frequency dividers with a variable division ratio, comprising a plurality of cascaded counting stages and a count modification device to cause the frequency divider to modify its counting operation by addition or subtraction of one or more pulses applied to said counting stages over the period of a given number of counting cycles, whereby the effective average divisional holdstall for frekvensdeleren over den nevnte periode blir det tall som de nevnte telletrinn er innstilt på modifisert med en brøk-del av en ener, karakterisert ved at tellemodifise-ringsanordningen omfatter en pulsgenererende anordning for å levere et forutinnstilt antall pulser ut over det gitte antall tellesykluser, hvilken pulsgenererende anordning er innrettet slik at når det leveres et antall på mellom to og det nevnte gitte antall minus 2 pulser, blir disse fordelt over perioden av et gitt antall tellesykluser, og en bistabil anordning som under styring av den pulsgenererende anordning er innrettet til å bevirke at en eller flere inngangspulser som påtrykkes telletrinnene, blir blokkert, hvilken blokkerte puls eller pulser virker til å tilbakestille den bistabile anordning for å tillate at efterfølgende pulser kommer frem til telletrinnene. holding number for the frequency divider over the mentioned period, the number to which the mentioned counting steps are set is modified by a fraction of a one, characterized in that the counting modification device comprises a pulse generating device to deliver a preset number of pulses beyond the given number of counting cycles , which pulse-generating device is arranged so that when a number of between two and the aforementioned given number minus 2 pulses are delivered, these are distributed over the period of a given number of counting cycles, and a bistable device which, under the control of the pulse-generating device, is arranged to causing one or more input pulses applied to the counting stages to be blocked, which blocked pulse or pulses act to reset the bistable device to allow subsequent pulses to arrive at the counting stages. 2. Frekvensdeler ifølge krav 1, karakterisert ved at den pulsgenererende anordning er innrettet til å levere opptil 9 pulser over en periode på 10 tellesykluser og hvor det ved avgivelse av mellom to og åtte pulser, sørges for at disse for-deles over perioden av det gitte antall tellesykluser. 2. Frequency dividers according to claim 1, characterized in that the pulse-generating device is arranged to deliver up to 9 pulses over a period of 10 counting cycles and where, by emitting between two and eight pulses, it is ensured that these are distributed over the period of the given number of counting cycles. 3. Frekvensdeler ifølge krav 2, karakterisert ved at den pulsgenererende anordning omfatter et flertall bistabile trinn koblet for å gi henholdsvis et divisjonsforholdstall på to og fem, med en logisk portanordning forbundet med utgangen av minst tre av de bistabile trinn, slik at utgangen fra den pulsgenererende anordning blir frembragt av den logiske portanordning ved påtrykning av forutbestemte spenninger på inngangsklemmene av den pulsgenererende anordning.3. Frequency dividers according to claim 2, characterized in that the pulse generating device comprises a plurality of bistable stages connected to give respectively a division ratio of two and five, with a logic gate device connected to the output of at least three of the bistable stages, so that the output from the pulse generating device is generated by the logic gate device by applying predetermined voltages to the input terminals of the pulse generating device.