JPH03279882A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03279882A JPH03279882A JP2082304A JP8230490A JPH03279882A JP H03279882 A JPH03279882 A JP H03279882A JP 2082304 A JP2082304 A JP 2082304A JP 8230490 A JP8230490 A JP 8230490A JP H03279882 A JPH03279882 A JP H03279882A
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- 238000012360 testing method Methods 0.000 abstract description 25
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
能率的なバーンイン試験が可能な半導体集積回路に関し
、 半導体集積回路を製造する過程において、プルアップ・
プルダウン回路を増設し、外部からの印加信号を増大さ
せずに、バーンイン試験を容易に短時間で可能とする半
導体集積回路を提供することを目的とし、 半導体素子で形成される内部回路を入力回路・出力回路
・入出力回路を介して外部端子と接続し、内部回路から
の信号により前記入力回路・出力回路・入出力回路の動
作を制御する半導体集積回路において、前記入力回路・
出力回路・入出力回路にそれぞれプルアップ回路と、プ
ルダウン回路とを対称的に接続し、該プルアップ回路・
プルダウン回路に印加する制御信号源の制御信号として
直流以外の波形も含むことで構成する。
、 半導体集積回路を製造する過程において、プルアップ・
プルダウン回路を増設し、外部からの印加信号を増大さ
せずに、バーンイン試験を容易に短時間で可能とする半
導体集積回路を提供することを目的とし、 半導体素子で形成される内部回路を入力回路・出力回路
・入出力回路を介して外部端子と接続し、内部回路から
の信号により前記入力回路・出力回路・入出力回路の動
作を制御する半導体集積回路において、前記入力回路・
出力回路・入出力回路にそれぞれプルアップ回路と、プ
ルダウン回路とを対称的に接続し、該プルアップ回路・
プルダウン回路に印加する制御信号源の制御信号として
直流以外の波形も含むことで構成する。
本発明は能率的なバーンイン試験か可能な半導体集積回
路に関する。
路に関する。
半導体集積回路のバーンイン試験の時に、入出力端子に
印加される信号を多様とするため、端子の信号レベルを
変える回路として多種類を必要とした。能率向上のため
、そのような回路を簡易化し、且つ多様な試験を可能と
することが要望された。
印加される信号を多様とするため、端子の信号レベルを
変える回路として多種類を必要とした。能率向上のため
、そのような回路を簡易化し、且つ多様な試験を可能と
することが要望された。
高集積化・高機能化された半導体集積回路をバーンイン
試験するため、特開昭６３−６１９７２号公報、特開昭
６３−２６０１４５号公報に記載された構成か公知にな
っている。即ち、半導体集積回路を製造する過程におい
て、初期不良を除去するため１５０°Ｃに達する周囲温
度の中で、電源用と信号用との各端子にバイアス電圧を
印加して、半導体素子に対し悪い環境を与え、劣化する
ものは早く状態変化を起こさせて検出できるような検査
を行うことが知られている。第５図はそのような試験を
効率的に行うための回路を有する半導体集積回路の構成
を示す一例である。第５図において、１は内部論理回路
、２は入力回路用信号端子、３は出力回路用信号端子、
４は入出力回路用信号端子、５，６゜７はＰＭＯ３）ラ
ンジスタで形成したプルアップ回路、８はプルアップ回
路用制御信号端子、９はプルアップ回路用直流電源端子
、１０．ＩＩ、＋２はインバータ、＋３はトライステー
ト素子、１４はアンド回路、Ｓｌ、Ｓ２は入出力回路制
御用信号を示す。今、内部論理回路ｌから入出力回路制
御用信号Ｓ１として“Ｈ”を発し、プルアップ回路用制
御信号端子８からの“Ｈ”信号とアンド回路１４により
、論理演算を行えば、入出力回路制御用信号Ｓ２が得ら
れる。信号Ｓ２はトライステート素子１３を制御してオ
ンとするから、内部論理回路ｌの状態信号は端子４に出
力される。若し、前記制御用信号Ｓｌか“Ｌ”のときは
、トライステート素子１３か「高インピーダンスノとな
り、端子４は入力端子として外部信号か内部論理回路１
に印加され処理される。
試験するため、特開昭６３−６１９７２号公報、特開昭
６３−２６０１４５号公報に記載された構成か公知にな
っている。即ち、半導体集積回路を製造する過程におい
て、初期不良を除去するため１５０°Ｃに達する周囲温
度の中で、電源用と信号用との各端子にバイアス電圧を
印加して、半導体素子に対し悪い環境を与え、劣化する
ものは早く状態変化を起こさせて検出できるような検査
を行うことが知られている。第５図はそのような試験を
効率的に行うための回路を有する半導体集積回路の構成
を示す一例である。第５図において、１は内部論理回路
、２は入力回路用信号端子、３は出力回路用信号端子、
４は入出力回路用信号端子、５，６゜７はＰＭＯ３）ラ
ンジスタで形成したプルアップ回路、８はプルアップ回
路用制御信号端子、９はプルアップ回路用直流電源端子
、１０．ＩＩ、＋２はインバータ、＋３はトライステー
ト素子、１４はアンド回路、Ｓｌ、Ｓ２は入出力回路制
御用信号を示す。今、内部論理回路ｌから入出力回路制
御用信号Ｓ１として“Ｈ”を発し、プルアップ回路用制
御信号端子８からの“Ｈ”信号とアンド回路１４により
、論理演算を行えば、入出力回路制御用信号Ｓ２が得ら
れる。信号Ｓ２はトライステート素子１３を制御してオ
ンとするから、内部論理回路ｌの状態信号は端子４に出
力される。若し、前記制御用信号Ｓｌか“Ｌ”のときは
、トライステート素子１３か「高インピーダンスノとな
り、端子４は入力端子として外部信号か内部論理回路１
に印加され処理される。
バーンイン試験のとき端子９に＋ＶＤｏを、端子８に“
Ｌ”信号を与える。そのときプルアップ回路５．７はオ
ンとなる。前記制御用信号Ｓ２は“Ｌ”となり、トライ
ステート素子１３は［高インピーダンスＪとなる。その
ため端子２，４に外部信号の印加が無くても、端子８か
らの′Ｌ“信号かインバータ１０．１２により”Ｈ”信
号とされて、内部論理回路ｌに印加される。したかって
印加された信号は内部論理回路ｌにおいて処理されて、
端子３に出力される。次に端子８に“Ｌ”を印加すれば
、プルアップ回Ｈ５，６，７かオンとなる。バーンイン
試験時に、プルアップ回路５゜６．７はインバータ１０
〜１２の負荷抵抗として動作する。
Ｌ”信号を与える。そのときプルアップ回路５．７はオ
ンとなる。前記制御用信号Ｓ２は“Ｌ”となり、トライ
ステート素子１３は［高インピーダンスＪとなる。その
ため端子２，４に外部信号の印加が無くても、端子８か
らの′Ｌ“信号かインバータ１０．１２により”Ｈ”信
号とされて、内部論理回路ｌに印加される。したかって
印加された信号は内部論理回路ｌにおいて処理されて、
端子３に出力される。次に端子８に“Ｌ”を印加すれば
、プルアップ回Ｈ５，６，７かオンとなる。バーンイン
試験時に、プルアップ回路５゜６．７はインバータ１０
〜１２の負荷抵抗として動作する。
バーンイン試験時において、内部論理回路に印加される
信号として、外部から波形を印加することか、従来の方
法であるが、その外部からの波形用信号源と、そのため
の接続手段か必要である。
信号として、外部から波形を印加することか、従来の方
法であるが、その外部からの波形用信号源と、そのため
の接続手段か必要である。
半導体集積回路を形成するチップのみにおいて処理が出
来ず、バーンインボードと称する基板上に多数の装置を
増設することを必要とした。そのためバーンイン試験に
要する費用が高くついた。
来ず、バーンインボードと称する基板上に多数の装置を
増設することを必要とした。そのためバーンイン試験に
要する費用が高くついた。
本発明の目的は前述の欠点を改善し、半導体集積回路を
製造する過程において、プルアップ・プルダウン回路を
増設し、外部からの印加信号を増大させずに、バーンイ
ン試験を容易に短時間で可能とする半導体集積回路を提
供することにある。
製造する過程において、プルアップ・プルダウン回路を
増設し、外部からの印加信号を増大させずに、バーンイ
ン試験を容易に短時間で可能とする半導体集積回路を提
供することにある。
第１図は本発明の原理構成を示す図である。第１図にお
いて、２０は半導体素子で形成される内部回路、２１，
２２．２３はチップの外部端子、２４は入力回路、２５
は出力回路、２６は入出力回路、２４−１．２５−１．
２６−１はプルアップ回路、２／ｌ−２，２５−２，２
６−２はプルダウン回路、２７は制御信号の信号源を示
す。
いて、２０は半導体素子で形成される内部回路、２１，
２２．２３はチップの外部端子、２４は入力回路、２５
は出力回路、２６は入出力回路、２４−１．２５−１．
２６−１はプルアップ回路、２／ｌ−２，２５−２，２
６−２はプルダウン回路、２７は制御信号の信号源を示
す。
半導体素子て形成される内部回路２０を入力回路２４・
出力回路２５・入出力回路２６を介して外部端子２１〜
２３と接続し、内部回路からの信号により前記入力回路
・出力回路・入出力回路の動作を制御する半導体集積回
路において、本発明は下記の構成とする。即ち、 前記入力回路２４・出力回路２５・入出力回路２６にそ
れぞれプルアップ回路２４−１ と、プルダウン回路
２４−２とを対称的に接続し、該プルアップ回路・プル
ダウン回路に印加する制御信号源２７の制御信号を直流
以外の波形も含むことで構成する。
出力回路２５・入出力回路２６を介して外部端子２１〜
２３と接続し、内部回路からの信号により前記入力回路
・出力回路・入出力回路の動作を制御する半導体集積回
路において、本発明は下記の構成とする。即ち、 前記入力回路２４・出力回路２５・入出力回路２６にそ
れぞれプルアップ回路２４−１ と、プルダウン回路
２４−２とを対称的に接続し、該プルアップ回路・プル
ダウン回路に印加する制御信号源２７の制御信号を直流
以外の波形も含むことで構成する。
各プルアップ回路２４−Ｌ・・・・プルダウン回路２４
−２のオン・オフは制御信号源２７からの信号により、
通常は同時に制御される。そのため内部回路２０に対す
る信号線に対称的に接続されたプルアップ回路・プルダ
ウン回路の動作により、信号線電位は任意に制御されて
いる。内部回路２０を通常に動作させるときはプルアッ
プ回路・プルダウン回路を同時にオフさせる。またバー
ンイン試験のときは各別にオンまたはオフとさせれば良
い。
−２のオン・オフは制御信号源２７からの信号により、
通常は同時に制御される。そのため内部回路２０に対す
る信号線に対称的に接続されたプルアップ回路・プルダ
ウン回路の動作により、信号線電位は任意に制御されて
いる。内部回路２０を通常に動作させるときはプルアッ
プ回路・プルダウン回路を同時にオフさせる。またバー
ンイン試験のときは各別にオンまたはオフとさせれば良
い。
更にバーンイン試験時にプルアップ回路・プルダウン回
路のオン・オフを交互に行うことで直流以外の交流信号
を信号線に与えたことにすれば、内部回路２０の動作を
変化させることが出来て、複雑なバーンイン試験も能率
的に出来る。
路のオン・オフを交互に行うことで直流以外の交流信号
を信号線に与えたことにすれば、内部回路２０の動作を
変化させることが出来て、複雑なバーンイン試験も能率
的に出来る。
本発明の実施例として、プルアップ回路をＰチャネルＦ
ＥＴ、プルダウン回路をＮチャネルＦＥＴで構成し、制
御信号源からパルス波形を各ＦＥＴに印加する場合につ
いて説明する。第２図において、２４−１．２４−２は
第１図において２５．２６と示すプルアップ回路・プル
ダウン回路につき代表して示す。そのため制御信号Ａと
Ｂ、及び論理積を演算してＡ−Ｂの信号をプルアップ回
路２４−１、プルダウン回路２４−２に印加したとき、
印加の方法により内部回路への信号線の電位が種々に変
化する。なお、制御信号ＡとＢを共に“Ｌ“とすること
は制御信号源を短絡することとなるため禁止し、共に“
Ｈ”とすることはバーンイン試験中でなく内部回路を通
常に動作させている場合であるから、それも除く。その
ため制御信号ＡとＢか“Ｈ”と“Ｌ“とになっている場
合か本発明の動作の条件となる。
ＥＴ、プルダウン回路をＮチャネルＦＥＴで構成し、制
御信号源からパルス波形を各ＦＥＴに印加する場合につ
いて説明する。第２図において、２４−１．２４−２は
第１図において２５．２６と示すプルアップ回路・プル
ダウン回路につき代表して示す。そのため制御信号Ａと
Ｂ、及び論理積を演算してＡ−Ｂの信号をプルアップ回
路２４−１、プルダウン回路２４−２に印加したとき、
印加の方法により内部回路への信号線の電位が種々に変
化する。なお、制御信号ＡとＢを共に“Ｌ“とすること
は制御信号源を短絡することとなるため禁止し、共に“
Ｈ”とすることはバーンイン試験中でなく内部回路を通
常に動作させている場合であるから、それも除く。その
ため制御信号ＡとＢか“Ｈ”と“Ｌ“とになっている場
合か本発明の動作の条件となる。
第２図において破線で囲む２Ａの枠内では、出力として
内部回路２０への信号線の電位は制御信号Ａと同相で変
化する。２Ｂの枠内では同じく回路２０への信号線の電
位は制御信号Ａと逆相て変化する。２Ｃの枠内ではその
電位か“Ｌ”に固定され、２Ｄの枠内ではその電位か“
Ｈ”に固定される。
内部回路２０への信号線の電位は制御信号Ａと同相で変
化する。２Ｂの枠内では同じく回路２０への信号線の電
位は制御信号Ａと逆相て変化する。２Ｃの枠内ではその
電位か“Ｌ”に固定され、２Ｄの枠内ではその電位か“
Ｈ”に固定される。
次に第３図は本発明の実施例としてプルアップ回路・プ
ルダウン回路を交互にオン・オフさせることについて説
明する図である。第３図Ａ、第３図Ｂは第２図に示す制
御信号Ａ、 Ｂを示し、第３図■、■、■は第２図に
示す枠内回路に第３図Ａ。
ルダウン回路を交互にオン・オフさせることについて説
明する図である。第３図Ａ、第３図Ｂは第２図に示す制
御信号Ａ、 Ｂを示し、第３図■、■、■は第２図に
示す枠内回路に第３図Ａ。
Ｂを印加したとき、図中その右方に示す回路の出力線電
位を示す。そして第３図では左から内部回路を通常に動
作させるとき、バーンインの直流的試験のとき、バーン
インの交流的試験のときを示している。即ち、通常に動
作させるときΔか“）−（“、Ｂが“Ｈ”で、■、■、
■は適宜な電位となっている。バーンイン直流的試験の
ときは、八か“Ｌ”、Ｂが“トＩ”であるから、■の回
路は第２図２Ｂの枠と同じ回路であり、出力はＡと逆相
て変化する。■の回路は２Ｄの回路の枠と同しであるか
ら、出力か“Ｉ］“に固定される。■の回路は２Ａの枠
と同じであるから、出力かＡと同相て変化する。
位を示す。そして第３図では左から内部回路を通常に動
作させるとき、バーンインの直流的試験のとき、バーン
インの交流的試験のときを示している。即ち、通常に動
作させるときΔか“）−（“、Ｂが“Ｈ”で、■、■、
■は適宜な電位となっている。バーンイン直流的試験の
ときは、八か“Ｌ”、Ｂが“トＩ”であるから、■の回
路は第２図２Ｂの枠と同じ回路であり、出力はＡと逆相
て変化する。■の回路は２Ｄの回路の枠と同しであるか
ら、出力か“Ｉ］“に固定される。■の回路は２Ａの枠
と同じであるから、出力かＡと同相て変化する。
したかって第３図■、■、■の回路は、第４図Ｉ〜■に
示すように応用てきる。第４図Ｉは入出力回路の入力側
プルアップ回路・プルダウン回路となり、Ａと逆相に変
化した信号は図の左方へ行き内部回路に印加される。そ
の信号は制御信号Ａと同相になる（インバータを介して
いるから）。
示すように応用てきる。第４図Ｉは入出力回路の入力側
プルアップ回路・プルダウン回路となり、Ａと逆相に変
化した信号は図の左方へ行き内部回路に印加される。そ
の信号は制御信号Ａと同相になる（インバータを介して
いるから）。
第４図■は入力回路になり、端子に印加される入力信号
が図の左方へ行く。
が図の左方へ行く。
第４図■は出力回路であり、内部回路からの出力信号に
対し制御信号へと同相で変化する信号か重畳される。
対し制御信号へと同相で変化する信号か重畳される。
このようにバーンイン試験時の入力信号を少なくてきる
ことから、チップ内で得た制御信号をそのまま使用する
こと、或いは外部より直接制御信号を入力することが出
来る。論理演算するような処理で得たものかプルアップ
回路・プルダウン回路に同時に与えられ、更に直流以外
の波形を与えることも出来る。
ことから、チップ内で得た制御信号をそのまま使用する
こと、或いは外部より直接制御信号を入力することが出
来る。論理演算するような処理で得たものかプルアップ
回路・プルダウン回路に同時に与えられ、更に直流以外
の波形を与えることも出来る。
このようにして本発明によると、プルアップ回路とプル
ダウン回路とを対称的に接続使用しているから、その回
路素子のオン・オフを適宜制御することにより、バーン
イン試験時の入力信号を少なく出来る。よって、半導体
集積回路の試験を容易に出来る。
ダウン回路とを対称的に接続使用しているから、その回
路素子のオン・オフを適宜制御することにより、バーン
イン試験時の入力信号を少なく出来る。よって、半導体
集積回路の試験を容易に出来る。
第１図は本発明の原理構成を示す図、
第２図は本発明の実施例の回路を示す図、第３図は本発
明の他の実施例の回路を示す図、第４図は第３図を応用
した回路の構成図、第５図はバーンイン試験を行うとき
の半導体集積回路を示す図である。 ２０・・・内部回路 ２１〜２３・・・・・外部端子 ２４・・・入力回路 ２４−１・・・プルアップ回路 ２４−２・・プルダウン回路 ２５・・出力回路 ２６・・−入出力回路 ２７・−制御信号源
明の他の実施例の回路を示す図、第４図は第３図を応用
した回路の構成図、第５図はバーンイン試験を行うとき
の半導体集積回路を示す図である。 ２０・・・内部回路 ２１〜２３・・・・・外部端子 ２４・・・入力回路 ２４−１・・・プルアップ回路 ２４−２・・プルダウン回路 ２５・・出力回路 ２６・・−入出力回路 ２７・−制御信号源
Claims (1)
- 【特許請求の範囲】 半導体素子で形成される内部回路（２０）を入力回路
（２４）・出力回路（２５）・入出力回路（２６）を介
して外部端子（２１）〜（２３）と接続し、内部回路（
２０）からの信号により前記入力回路・出力回路・入出
力回路の動作を制御する半導体集積回路において、前記
入力回路（２４）・出力回路（２５）・入出力回路（２
６）にそれぞれプルアップ回路（２４−１）・・・・と
、プルダウン回路（２４−２）・・・・とを対称的に接
続し、該プルアップ回路・プルダウン回路に印加する制
御信号源（２７）の制御信号として直流以外の波形も含
むこと を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082304A JP2863593B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082304A JP2863593B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03279882A true JPH03279882A (ja) | 1991-12-11 |
| JP2863593B2 JP2863593B2 (ja) | 1999-03-03 |
Family
ID=13770814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2082304A Expired - Fee Related JP2863593B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2863593B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0846371A1 (en) * | 1995-08-25 | 1998-06-10 | Hal Computer Systems, Inc. | Cmos buffer circuit having power-down feature |
| JP2006337204A (ja) * | 2005-06-02 | 2006-12-14 | Nec Electronics Corp | 半導体集積回路並びにその試験装置及び試験方法 |
-
1990
- 1990-03-29 JP JP2082304A patent/JP2863593B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0846371A1 (en) * | 1995-08-25 | 1998-06-10 | Hal Computer Systems, Inc. | Cmos buffer circuit having power-down feature |
| JP2006337204A (ja) * | 2005-06-02 | 2006-12-14 | Nec Electronics Corp | 半導体集積回路並びにその試験装置及び試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2863593B2 (ja) | 1999-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |