NL8104891A - MODULAR BUILT-IN DECENTRAL DATA PROCESSING SYSTEM. - Google Patents

Description

* * ï * i * -1- 22172/JF/mv* * ï * i * -1- 22172 / JF / mv

Korte aanduiding: Modulair opgebouwd decentraal gegevensverwerkingssysteem.Short designation: Modularly structured decentralized data processing system.

De uitvinding heeft betrekking op een modulair opgebouwd decentraal gegevensverwerkingssysteem.The invention relates to a modularly structured decentralized data processing system.

5 In het bijzonder is de uitvinding gericht op een modulair opgebouwd decentraal gegevensverwerkingssysteem, dat een veelvoud van rekenmodulen, een veelvoud van randmodulen, alsmede hoofdgeheugen' (s) bevat, waarbij reken-modulén en randmodulen complexe systemen kunnen zijn.In particular, the invention is directed to a modularly structured decentralized data processing system, which contains a plurality of calculation modules, a plurality of edge modules, as well as main memory (s), whereby calculation modules and edge modules can be complex systems.

In de gegevensverwerking zijn vaak problemen op te lossen, die zeer 10 in uitvoerintensief of dialoog-georiënteerd zijn. Voor dergelijke toepassingen worden vaak gegevensverwerkingssystemen gebruikt, die uit een veelvoud van processoren zijn opgebouwd, welke te zamen met hoofdgeheugens door een bussysteem worden bestuurd. Dergelijke gegevensververkingssystemen bezitten hoofdbesturingssystemen, die geheel of gedeeltelijk 15 gecentraliseerd en hiërarchisch zijn gestructureerd, dat wil zeggen er zijn in een vast kader meester-slaaf-toevoegingen gerealiseerd. Daardoor staat tegenover eeh modulaire apparatuuropbouw een relatief star hoofdbesturingssysteem, waarbij welliswaar als regel met de mogelijkheid tot uitbreiding van het gegevensverwerkingssysteem in een bepaald kader tot een 20 maximale grootte rekening is gehouden, maar dat bij verdergaande uitbreidingen met relatief grote inspanning veranderd dient te worden.There are often problems to be solved in data processing, which are very output-intensive or dialogue-oriented. For such applications, data processing systems are often used, which are built up from a plurality of processors, which are controlled by a bus system together with main memories. Such data exploration systems have main operating systems, which are wholly or partly centralized and hierarchically structured, ie master-slave additions have been realized in a fixed framework. As a result, a modular equipment structure is opposed to a relatively rigid main operating system, although the possibility of expanding the data processing system in a certain framework to a maximum size is generally taken into account, but that with further expansions it must be changed with relatively great effort.

Dergelijke hoofdbesturingssystemen zijn op grond van de complexiteit daarvan gevoelig voor fouten en bezitten vaak ongewenste afhankelijkheden van de componenten ervan onder elkaar, zodat de verandering van een com-25 ponent op andere componenten invloed heeft. Naast dit aanzienlijke nadeel bestaat een verder nadeel uit het feit, dat om de mogelijkheid tot uitbreiding van het systeem te realiseren, > een overeenkomstig voorbereid hoofdbesturingssysteem toegepast dient te worden, waardoor voor kleine systemen onnodig hoge kosten ontstaan. Verder is het nadelig, wan-30 neer de uitbreiding, van een gegevensverwerkingssysteem een verandering van het hoofdbesturingssysteem noodzakelijk maakt, aangezien daaruit eveneens hoge kosten resulteren. Het gegeven, dat de genoemde systemen met meerdere processoren slechts in een bepaald vast kader tot een maximale grootte uitgebreid kunnen worden is eveneens als nadeel te waarderen.Because of their complexity, such master control systems are prone to errors and often have undesirable dependencies of their components among themselves, so that the change of a component affects other components. In addition to this considerable drawback, a further drawback consists of the fact that in order to realize the possibility of expanding the system,> a correspondingly prepared main control system must be used, whereby unnecessarily high costs are incurred for small systems. Furthermore, it is disadvantageous when the extension of a data processing system necessitates a change of the main operating system, since this also results in high costs. The fact that the said multi-processor systems can only be expanded to a maximum size in a certain fixed frame is also to be appreciated as a drawback.

35 De uitvinding beoogd te voorzien in een gegevensverwerkingssysteem, dat naast een streng modulaire apparatuuropbouw een streng modulair opgebouwd hoofdbesturingssysteem omvat en daardoor principieel onbegrensd is uit te breiden, zonder dat het hoofdbesturingssysteem veranderd behoeft te worden.The object of the invention is to provide a data processing system which, in addition to a strict modular equipment structure, comprises a strict modularly constructed main control system and can therefore be extended in principle without any limitations, without the main control system having to be changed.

8104891 -2- 22172/JF/mv8104891 -2-22172 / JF / pl

> t- ' J> t- 'J

. *. *

Hiertoe voorziet de uitvinding in een systeem van de in de aanhef genoemde soort, dat het kenmerk heeft, dat een principieel willekeurig aantal zelfstandige,gelijkgerechtigde rekensystemen,die of als rekenmoduul of als randmoduul zijn gespecialiseerd, evenals een principieel willekeu-5 rig groot hoofdgeheugen op een gemeenschappelijk, a-synchroon tweerich-tingsbussysteem, bestaand uit een adresbus, een gegevensbus, een bus voor terugmeldingssignalen, alsmede een stuurbus zijn aangesloten en dat het besturingssysteem van het gegevensverwerkingssysteem zo over de afzonderlijke rekenmodulen en randmodulen is verdeeld, dat elk rekenmoduul door het in-10 terpreteren van ten minste één programmeertaal zelfstandig gebruikers-en dienstverrichtingsprogramma’s kan afwerken, terwijl de randmodulen de optredende invoer- en uitvoeropdrachten en/of reeksen opdrachten zelfstandig uitvoeren, waarbij alle modulen onder elkaar kunnen communiceren.To this end, the invention provides a system of the type mentioned in the preamble, which is characterized in that a fundamentally arbitrary number of independent, equitable calculation systems, which are specialized either as a calculation module or as an edge module, as well as a large random main memory on principle a common, asynchronous two-way bus system, consisting of an address bus, a data bus, a bus for feedback signals, and a control bus are connected, and that the control system of the data processing system is distributed over the individual calculation modules and peripheral modules in such a way that each calculation module is interpreting at least one programming language independently can complete user and service provision programs, while the edge modules independently execute the input and output commands and / or sets of commands that occur, all modules communicating among themselves.

15 Een voordeel van het bovengenoemde systeem volgens de uitvinding is dat door de consequente verdeling van het hoofdbesturingssysteem over zelfstandige, gelijkgerechtigde rekenmodulen en zelfstandige, gelijkgerechtigde randmodulen, die te zamen met hoofdgeheugen (s) door een gemeenschap-pelijkj a-synchroon tweerichtingsbussysteem worden bestuurd en onder elkaar 20 kunnen communiceren een mogelijkheid tot modulaire uitbreiding zonder aanpassing van het hoofdbesturingssysteem is gegeven.An advantage of the above-mentioned system according to the invention is that due to the consistent distribution of the main control system over independent, equitable arithmetic modules and independent, equitable peripheral modules, which, together with main memory (s), are controlled by a common asynchronous two-way bus system and communicating with each other has been given a possibility of modular expansion without modification of the main operating system.

Voordelige uitvoeringsvormen van het systeem volgens de uitvinding zijn in de onderconclusies 2-16 aangegeven, van welke onderconclusies de inhoud hier als ingelast dient te worden beschouwd.Advantageous embodiments of the system according to the invention are indicated in subclaims 2-16, of which subclaims the content is to be regarded as inserted herein.

25 Door de kenmerken van de onderconclusies 2 en 3 worden busaansluit- organen voor rekenmodulen, randmodulen en hoofdgeheugen (sj gekenmerkt, die voor wat betreft hun apparatuurconcept gelijk zijn. Dit resulteert in, in samenhang met de in de onderconclusies A, 8 en 9 genoemde kenmerken, een geheel vormende, logische koppelingen tussen de plaatselijke bussen 30 van de reken- respectievelijk' randmodulen en het gemeenschappelijke bus-systeem, die een eenvormige communicatie op een relatief hoog logisch vlak mogelijk maken.The characteristics of subclaims 2 and 3 characterize bus connection elements for calculation modules, peripheral modules and main memory (sj), which are identical in terms of their equipment concept. This results in, in connection with the ones mentioned in subclaims A, 8 and 9. features, integrally formed, logical links between the local buses 30 of the computational and peripheral modules and the common bus system, which enable uniform communication on a relatively high logic plane.

De onderconclusies 5-7 kenmerken een busverleningsstrategie, die de consequente, decentrale opbouw uit zelfstandige, gelijkgerechtigde 35 modulen ondersteunt, doordat ook de busverlening decentraal door de afzonderlijke modulen zelf wordt gestuurd.Subclaims 5-7 characterize a bus extension strategy, which supports the consistent, decentralized construction of independent, equal-entitled 35 modules, because the bus provision is also decentralized by the individual modules themselves.

De met de maatregelen van de onderconclusie 8 bereikte voordelen bestaan daaruit, dat door de volledige verdeling van het hoofdbesturings- 8104891 > f 1 * t/ » -3- 22172/JF/mv systeem over gespecialiseerde modulen, die slechts dat deel van het hoofdbesturingssysteem bevatten, die deze voor het vervullen van een functie en voor het uitvoeren van een uniforme communicatie nodig hebben, de afzonderlijke modulen minder complex en daardoor minder foutgevoelig zijn 5 en een goed gestructureerd homogeen systeem vormen, waarbij door de maatregelen van de onderconclusie 6 de genoemde voordelen nog beter kunnen worden uitgebuit.The advantages achieved with the features of sub-claim 8 consist of the fact that through the full distribution of the main control system 8104891> f 1 * t / »-3- 22172 / JF / mv system over specialized modules, which comprise only that part of the main control system which require them to perform a function and to perform uniform communication, the individual modules are less complex and therefore less prone to error 5 and form a well-structured homogeneous system, whereby the measures of sub-claim 6 provide the said modules. benefits can be exploited even better.

Door de maatregelen van de onderconclusies 8-10 ontstaat de mogelijkheid problemen, die een moduul niet zelf kan oplossen, door deze op 10 eenvoudige wijze, dat wil zeggen op een hoog logisch vlak aan een andere daarvoor gespecialiseerde moduul over te geven.The measures of subclaims 8-10 make it possible to surrender problems which a module cannot solve by itself in a simple manner, that is to say, at a high logical level, to another module specialized for this purpose.

De onderconclusies 11 en 12 kenmerken maatregelen, die een uitbreiding van het systeem mogelijk maken, zonder het hoofdbesturingssysteem te veranderen of aan te passen.Subclaims 11 and 12 characterize measures which allow an extension of the system without changing or modifying the main operating system.

15 Met de maatregelen van onderconclusie 13 is op bijzonder voordelige wijze de mogelijkheid gegeven elke willekeurig systeeminrichting zonder ingreep van de bediener automatisch te starten en in een toestand te brengen, waarin het gebruikersprogramma kan worden afgewerkt.The measures of sub-claim 13 provide in a particularly advantageous manner the possibility of automatically starting any system device without intervention of the operator and bringing it into a state in which the user program can be completed.

De in de onderconclusies 14 en 15 gekenmerkte maatregelen maken 20 een betere benutting van het systeem mogelijk.The measures characterized in subclaims 14 and 15 allow better utilization of the system.

Een uitvoeringsvoorbeeld van het gegevensverwerkingssysteem volgens de uitvinding is in het volgende met behulp van de tekening nader toegelicht, in welke tekening:An exemplary embodiment of the data processing system according to the invention is further elucidated in the following by means of the drawing, in which drawing:

Fig. 1 een basisconfiguratie van het gegevensverwerkingssysteem 25 toont;Fig. 1 shows a basic configuration of the data processing system 25;

Fig. 2 het bussysteem met de aansluitingen aan een moduul, alsmede aan een hoofdgeheugen toont;Fig. 2 shows the bus system with the connections to a module and to a main memory;

Fig. 3 een moduulaansluitorgaan toont;Fig. 3 shows a module connector;

Fig. 4 de aansluitingen van een actief moduul-aansluitstuurorgaan 30 aan het bussysteem toont;Fig. 4 shows the terminals of an active module terminal controller 30 to the bus system;

Fig. 5 de aansluitingen van een passief moduulaansluitstuurorgaan aan het bussysteem toont;Fig. 5 shows the connections of a passive module terminal controller to the bus system;

Fig. 6 een geheugenaansluitorgaan toont;Fig. 6 shows a memory connector;

Fig. 7 de aansluitingen van een geheugen- aansluitstuurorgaan aan 35 het bussysteem toont;Fig. 7 shows the terminals of a memory terminal controller to the bus system;

Fig. 8 een busafsluiting toont;Fig. 8 shows a bus termination;

Fig. 9 twee door middel van buskoppelorganen verbonden systemen toont;Fig. 9 shows two systems connected by bus couplers;

Fig. 10 twee buskoppelorganen met de daarbij behorende busaanslui- 8104891 -4- 22172/JF/mv I » ,ν » t 1 r tingen toont; enFig. 10 shows two bus couplers with the associated bus terminals 8104891-4-22172 / JF / mv I », ν» t 1 rings; and

Fig. 11 een deel van een systeem met de in hoofdgeheugens neergelegde centrale tabellen toont.Fig. 11 shows part of a system with the central tables stored in main memories.

Fig. 1 toont een mogelijke basisconfiguratie van een modulair opge-5 bouwd gegevensverwerkingssysteem. Door middel van een gemeenschappenjk^ bus-systeem 1 zijn rekenmodulen 2, randmodulen 3 en hoofdgeheugens 4 met elkaar verbonden. De rekenmodulen 2 en de randmodulen 3 bevatten telkens een processor 5, alsmede een moduulaansluitorgaan 6, de randmodulen 3 bezitten daarenboven koppelorganen 7 voor randapparaten 8, waarbij koppel-10 organen 7 en randapparaten 8 bij de verschillende randmodulen 3 verschillend kunnen zijn.Fig. 1 shows a possible basic configuration of a modular built data processing system. Calculating modules 2, peripheral modules 3 and main memories 4 are connected to each other by means of a common bus system 1. The computing modules 2 and the peripheral modules 3 each contain a processor 5, as well as a module connection element 6, the peripheral modules 3 moreover having coupling members 7 for peripheral devices 8, whereby coupling members 7 and peripheral devices 8 can be different for the different peripheral modules 3.

Het in fig. 2 getoonde bussysteem 1 bestaat uit een adresbus 12, een gegevensbus 13, een bus voor terugmeldingssignalen 14 en een stuurbus ' 15.The bus system 1 shown in Fig. 2 consists of an address bus 12, a data bus 13, a bus for feedback signals 14 and a control bus 15.

15 Op dit bussysteem 1 zijn, zoals in fig. 1 getoond, rekenmodulen 2, randmodulen 3, alsmede hoofdgeheugens 4 aangesloten. De aansluiting geschiedt bij rekenmodulen 2 en bij randmodulen 3 op dezelfde wijze door middel van telkens een moduulaansluitorgaan 6. Op het actieve deel 6a van het moduulaanslui torgaan 6 zijn door middel van leidingen A de adresbus 12, door mid-20 del van leidingen B de bus voor terugmeldingssignalen. 14 en door middel van leidingen C de stuurbus 15 aangesloten. Het passieve deel 6a van het moduulaansluitorgaan 6 is door middel van leidingen E met de adresbus 12, door middel van leidingen F met de bus voor terugmeldingssignalen 14, alsmede door middel van leidingen G met de stuurbus 15 verbonden. De 25 aansluiting van het· moduulaansluitorgaan 6 op de gegevensbus 13 door middel van de leidingen D is zowel aan het actieve deel 6a als ook aan het passieve deel 6b toegevoegd.Calculating modules 2, peripheral modules 3, as well as main memories 4 are connected to this bus system 1, as shown in Fig. 1. The connection is made in the same way for calculation modules 2 and for edge modules 3 by means of one module connection element 6. On the active part 6a of the module connection element 6, the address bus 12 is connected by means of lines A, through lines B the bus for feedback signals. 14 and the control bus 15 is connected by means of lines C. The passive part 6a of the module connecting member 6 is connected to the address bus 12 by means of lines E, by means of lines F to the feedback signal bus 14, and by means of lines G to the control bus 15. The connection of the module connecting element 6 to the data bus 13 by means of the lines D is added to both the active part 6a and also the passive part 6b.

De hoofdgeheugens 4 zijn door middel van telkens een geheugenaansluit-orgaan 11, dat alleen een passief deel bevat, op het bussysteem 1 aange-30 sloten. De verbinding met de gegevensbus 13 geschiedt door middel van leidingen H, met de adresbus 12 door middel van leidingen E, met de bus voor terugmeldingssignalen 14 door middel van leidingen J en met de stuurbus 15 door middel van leidingen K.The main memories 4 are each connected to the bus system 1 by means of a memory connection element 11, which only contains a passive part. The connection to the data bus 13 is made by means of lines H, with the address bus 12 by means of lines E, with the bus for feedback signals 14 by means of lines J and with the control bus 15 by means of lines K.

De passieve delen 6b van de moduulaansluitorganen 6 bevatten moduul-35 registers 18, die te zamen met het geheugen 19 een gemeenschappelijke adresruimte vormen.The passive parts 6b of the module terminals 6 contain module registers 18, which together with the memory 19 form a common address space.

Alle moduulaansluitorganen >6 respectievelijk geheugenaansluitorganen 11 zijn voor alle modulen 2, 3 respectievelijk alle hoofdgeheugens 4 gelijk 8104391 . τ » -5- 22172/JF/mv uitgevoerd en worden hierna onder verwijzing naar de figuren 3, 4, 5, 6 en 7 nader beschreven.All module terminals> 6 and memory terminals 11 respectively are the same for all modules 2, 3 and all main memories 4, 8104391. τ »-5-22172 / JF / mv are performed and are described in more detail below with reference to Figures 3, 4, 5, 6 and 7.

In fig. 3 zijn het bussysteem 1, bestaande uit adresbus 12, gegevens-bus 13, bus voor terugmeldingssignalen 14 en stuurbus 15, alsmede een 5 moduul 2, bestaande uit moduulaansluitorgaan 6 en processor 5, weergegeven.Fig. 3 shows the bus system 1 consisting of address bus 12, data bus 13, bus for feedback signals 14 and control bus 15, as well as a module 2 consisting of module connection element 6 and processor 5.

De belangrijkste onderdelen van het moduulaansluitorgaan 6, de verbindingen ervan onder elkaar respectievelijk met het bussysteem 1 en met de processorbus 20 zijn in het volgende nader verklaard.The main parts of the module connector 6, their connections to each other with the bus system 1 and with the processor bus 20, respectively, are explained in the following.

Een tot het actieve deel 6a van het moduulaansluitorgaan 6 behorend 10 adresregister 21 is door middel van leidingen A met de adresbus 12 en door middel van leidingen 22 met de processorbus 20 verbonden. Een actief moduulaansluitstuurorgaan 23 is dóór middel van leidingen B met de bus voor terugmeldingssignalen 14, door middel van leidingen C met de stuurbus 15, alsmede door middel van leidingen 24 met de processorbus 20 15 verbonden en bezit daarenboven door middel van leidingen 25 een verbinding met een statusregister 26, dat op zijn beurt met de processorbus 20 door middel van leidingen 27 en met het passieve moduulaansluitstuurorgaan 29 door middel van leidingen 28 is verbonden. Van de gegevensbus 12 voeren leidingen D naar een gegevensrichtingsstuurorgaan 30, dat door 20 middel van leidingen 31 met een gegevensuitgangsregister 32, door middel van leidingen 33 met een gegevensingangsregister 34 en door middel van leidingen 35 met het móduulregister 36 is verbonden. Leidingen 37 verbinden het gegevensuitgangsregister 32 en leidingen 38 verbinden het gegevensingangsregister 34 met de processorbus 20. Door middel van leidingen E 25 is de adresbus 12 op een adresbuffer39 aangesloten, welke tot het passieve deel 6b van het moduulaansluitorgaan 6 behoort. Een eerste deel 40 van de geheugenplaatsen van het adresbuffer 39 is door middel van leidingen 41 met een vergelijker 42 verbonden, welke door middel van leidingen 43 een verbinding met een schakel-array 44 bezit, waarmee de moduuladressen 30 worden ingesteld en dat door middel van leidingen 60 met de processorbus 20 is verbonden. Een tweede deel >45 van de geheugenplaatsen van de adresbuffer 39 is door middel van leidingen 46 met een EN-poort 47 verbonden, waarvan de uitgang door middel van een leiding 48 op de vergelijker 42 is aangesloten. Door middel van een leiding 49 stuurt de vergelijker 42 35 het passieve moduulaansluitstuurorgaan 29 aan. Een derde deel 50 van de geheugenplaatsen van.-de adresbuffer 39 is met leidingen 41 en de processorbus 20 door middel van leidingen 52 met een richtingsstuurorgaan 53 verbonden, dat door middel van leidingen 54 met het móduulregister 36 is 8 1 0 4 8 9 1 ' l * * -6- 22172/JF/mv verbonden. Het passieve moduulaansluitstuurorgaan 39 bezit door middel van leidingen F een verbinding met de bus voor terugmeldingssignalen en door middel van leidirgen G een verbinding met de stuurbus 15, verder worden door middel van leidingen 56 het richtingsstuurorgaan 53 en door middel 5 van leidingen 55 het modüulregister 36 aangestuurd.An address register 21 belonging to the active part 6a of the module connecting element 6 is connected to the address bus 12 by means of lines A and to the processor bus 20 by means of lines 22. An active module terminal controller 23 is connected by lines B to the feedback signal bus 14, by lines C to the control bus 15, as well as by lines 24 to the processor bus 20, and in addition is connected by lines 25 to a status register 26, which in turn is connected to the processor bus 20 by lines 27 and to the passive module connector controller 29 by lines 28. From the data bus 12, lines D lead to a data direction controller 30, which is connected by lines 31 to a data output register 32, by lines 33 to a data input register 34, and by lines 35 to the module register 36. Lines 37 connect the data output register 32 and lines 38 connect the data input register 34 to the processor bus 20. By means of lines E 25, the address bus 12 is connected to an address buffer 39, which belongs to the passive part 6b of the module connector 6. A first part 40 of the memory locations of the address buffer 39 is connected by means of lines 41 to a comparator 42, which by means of lines 43 has a connection to a switching array 44 with which the module addresses 30 are set and which is connected by means of lines 60 are connected to the processor bus 20. A second part> 45 of the memory locations of the address buffer 39 is connected by means of lines 46 to an AND gate 47, the output of which is connected to comparator 42 by means of a line 48. By means of a conduit 49, the comparator 42 controls the passive module terminal controller 29. A third part 50 of the memory locations of the address buffer 39 is connected to lines 41 and the processor bus 20 by means of lines 52 to a direction controller 53, which is connected to the module register 36 by means of lines 54 8 1 0 4 8 9 1 1 * * -6-22172 / JF / mv linked. The passive module connection controller 39 has a connection to the bus for feedback signals by means of lines F and a connection to the control bus 15 by means of lines G, furthermore the direction controller 53 and lines 5 make the module register 36 by means of lines 55. controlled.

De bus voor terugmeldingssignalen 14, alsmede de stuurbus 15 en de verbindingen D, B ervan naar actief moduulaansluitstuurorgaan 23 van een moduulaansluitorgaan 6 zijn in fig. 4 getoond. De leidingen 57, 58, 59 vormen de bus voor terugmeldingssignalen 14, waarop de terugmeldingssig-1G nalen van een aangesproken passief moduulaansluitstuurorgaan worden overgedragen. De stuurbus 15 wordt door de leidingen 61-67 gevormd. Het doel van de leidingen 61, 62, 63 en 67 is in verbinding met de actieve moduul-aansluitstuurorganen de busverlening te sturen. Het eisen van de bus geschiedt daarbij door leidingen 62. Door middel van leidingen 61, 61 0 15 wordt de toegang tot de bus' bereikt en door middel van leidingen 61n ^ weer afgegeven. Door middel van de leiding 67 kan worden verhinderd, dat de verbinding na opgetreden overdracht wordt opgeheven. Verdere doelen van de leiding 67 worden later toegelicht. De leidingen 64 en 65 zijn synchronisatiesignaalleidingen. Leiding 64 draagt het meestersynchronisatie-20 signaal over, leiding 65 het slaafsynchronisatiesignaal. Of de informatie gelezen of geschreven dient te worden, wordt door de leiding 66 doorgegeven.The feedback signal bus 14, as well as the control bus 15 and its connections D, B to active module terminal controller 23 of a module terminal 6 are shown in FIG. The lines 57, 58, 59 form the feedback signal bus 14 to which the feedback signal signals from an addressed passive module terminal controller are transferred. The control bus 15 is formed by the lines 61-67. The purpose of the lines 61, 62, 63 and 67 is to control the bus extension in connection with the active module connection controllers. Demanding the bus is effected by lines 62. Access to the bus is achieved by means of lines 61, 61, and is delivered again by means of lines 61. The connection 67 can be prevented from being disconnected after transmission has occurred. Further goals of the line 67 will be explained later. Lines 64 and 65 are sync signal lines. Line 64 transmits the master synchronization signal, line 65 transmits the slave synchronization signal. Whether the information is to be read or written is communicated by line 66.

Zoals uit fig, 4 blijkt, zijn met uitzondering van de leiding 63 de leidingen 57-59 respectievelijk 61-67 door middel van leidingen 57a-59a respectievelijk 61a-67a met het actieve moduulaansluitstuurorgaan 25 23 verbonden. De functie van de.leiding 63 wordt later beschreven.As can be seen from Fig. 4, with the exception of the conduit 63, the conduits 57-59 and 61-67 are connected to the active module connection controller 25 by means of conduits 57a-59a and 61a-67a, respectively. The function of lead 63 is described later.

Fig. 5 toont de leidingen 57-59 en 61-67, die de bus voor terugmeldingssignalen 14 respectievelijk de stuurbus 15 vormen, alsmede de verbindingen ervan met een passief moduulaansluitstuurorgaan 29· Zoals uit de tekening blijkt, zijn slechts de leidingen 57-59, alsmede 63-67 30 door middel van leidingen 57b-59b, alsmede 63b-67b met het passieve moduulaansluitstuurorgaan 29 verbonden.Fig. 5 shows the lines 57-59 and 61-67, which form the bus for feedback signals 14 and the control bus 15, respectively, and their connections to a passive module connection controller 29 · As shown in the drawing, only the lines 57-59 and 63 67 connected to the passive module terminal controller 29 by means of lines 57b-59b as well as 63b-67b.

In fig. 6 zijn het bussysteem 1 met de adresbus 12, gegevensbus 13, de bus voor het terugmeldingssignaal 14 en de stuurbus 15, alsmede een hoofdgeheugen 4 met een geheugenaansluitorgaan 11, een geheugen 9 en een 35 geheugenstuurorgaan 10 weergegeven.Fig. 6 shows the bus system 1 with the address bus 12, data bus 13, the bus for the feedback signal 14 and the control bus 15, as well as a main memory 4 with a memory connector 11, a memory 9 and a memory controller 10.

Het geheugenaansluitorgaan 11 bevat een gegevensingangsregister 68, een gegevensuitgangsregister 69, een schakeling voor pariteitsvorming en foutcorrectie, een adresregister 71, een passief geheugenaansluitstuur- 8104891 r * -7- 22172/JF/mv orgaan 73, een adresoinrekenings- en vergelijkingsschakeling 72. De gegevens-bus 13 is door middel van leidingen H met het gegevensuitgangsregister 68 en het gegevensingangsregister 69 verbonden, waarvan leidingen 64 en leidingen 75 met een schakeling 70 voor pariteitsvorming en foutcorrectie 5 zijn verbonden, welke op haar beurt door middel van leidingen 76 met het geheugen 9 is verbonden en door middel van leidingen 81 met het geheugen-aansluitstuurorgaan 73 is verbonden.The memory connector 11 includes a data input register 68, a data output register 69, a parity shaping and error correction circuit, an address register 71, a passive memory connector driver 8104891 * 22-272 / JF / mv 73, an address calculation and comparison circuit 72. The data bus 13 is connected by lines H to data output register 68 and data input register 69, lines 64 and lines 75 of which are connected to parity shaping and error correction circuit 70, which in turn are connected to memory 9 by lines 76 is connected and is connected to the memory terminal controller 73 by means of leads 81.

Het adres wordt door de adresbus 12 door middel van leidingen I naar het adresregister 71 toegevoerd, dat door middel van leidingen 77 10 met een adresomrekening·* en vergelijkingsschakeling 72 is verbonden, die door middel van leidingen 78 adressen naar het geheugen 9 toevoert res-pestievelijk door middel van leidingen 79 het geheugenaansluitstuurorgaan 73 aanstuurt. Het geheugenaanstuurorgaan 73 bezit verbindingen door middel van leidingen J met de bus voor terugmeldingssignalen 14 door mid-15 del van leidingen K met de stuurbus 15, alsmede door middel van leidingen 80 met het geheugen 9·The address is supplied by the address bus 12 by means of lines I to the address register 71, which is connected by means of lines 77 to an address conversion * and comparison circuit 72, which supplies addresses to the memory 9 by means of lines 78. pestially controls the memory terminal controller 73 by means of leads 79. The memory controller 73 has connections through lines J to the feedback signal bus 14 through lines K to the control bus 15, as well as through lines 80 to the memory 9

Fig. 7 toont' de aansluiting van het geheugenaansluitstuurorgaan 73 op de bus voor terugmeldingssignalen 14 (leidingen 57, 58, 59) en op de stuurbus 15 (leidingen 61767) door middel van de leidingen 57c, 58c, 59c 20 respectievelijk 63c-66c. De leidingen 61, 62 en 67 van de stuurbus blijven vrij.Fig. 7 shows the connection of the memory terminal controller 73 to the feedback signal bus 14 (lines 57, 58, 59) and to the control bus 15 (lines 61767) by means of the lines 57c, 58c, 59c and 63c-66c, respectively. The lines 61, 62 and 67 of the control bus remain free.

Een busafsluitschakeling 85 voor het bussysteem I is in fig. 8 weergegeven. Deze bevat een schakeling 82 voor het opwekken van terugmeldingssignalen, een tijdtrap 83, alsmede een schakeling 84 voor het door-25 schakelen van de door middel van leiding 61n binnenkomende bustoegang-impulsen op de leiding 63. De leiding 63 bezit naast de verbinding met de leiding 61 van het eerste actieve moduulaansluitstuurorgaan 23 telkens een verbinding met alle passieve moduulaansluitstuurorganen 29 respectievelijk geheugenaansluitstuurorganen 73.A bus terminating circuit 85 for the bus system I is shown in FIG. It contains a circuit 82 for generating feedback signals, a time stage 83, as well as a circuit 84 for switching the bus access impulses on the line 63 entering through the line 61n. The line 63 has, in addition to the connection to the lead 61 of the first active module terminal controller 23 each communicates with all passive module terminal controllers 29 and memory terminal controllers 73, respectively.

30 Onder verwijzing naar de figuren 1 tot en met 8, alsmede naar de daarbij behorende delen van de beschrijving zal in het volgende worden getoond hoe de afzonderlijke elementen van het gegevensverwerkingssysteem met elkaar communiceren. Voorafgaand wordt opgemerkt, dat een communicatie slechts door actieve elementen, dus door rekenmodulen 2 en randmodulen 35 3 kan worden geinitialiseerd. Er zijn derhalve drie mogelijkheden voor de overdracht van gegevens gegeven, namelijk: het schrijven in het hoofdgeheugen; het lezen uit het hoofdgeheugen; en communicatie van moduul tot moduul.With reference to Figures 1 to 8, as well as the associated parts of the description, it will be shown below how the individual elements of the data processing system communicate with each other. It should be noted beforehand that communication can only be initialized by active elements, that is to say by calculation modules 2 and edge modules 3. Therefore, three possibilities for data transfer have been given, namely: writing in main memory; reading from main memory; and communication from module to module.

8104891 -8- 22172/JF/mv ► < i ï8104891 -8- 22172 / JF / mv ► <i ï

Allereerst zal het schrijven in het hoofdgeheugen worden toegelicht. Om van een rekenmoduul 2 of randmoduul 3 in het hoofdgeheugen te kunnen schrijven, wordt door de inwendige processor 5 van de modulen 2, 3 een busoverdracht geïnitialiseerd. Dit kan geschieden, doordat door de pro-5 cessorbus 20 (fig. 3) door middel van leidingen 24 in het actieve moduul-aansluitstuurorgaan 23 de vlaggen BF, WR en eventueel Hl worden gezet.First, writing in main memory will be explained. In order to be able to write from a calculation module 2 or peripheral module 3 into the main memory, a bus transfer is initialized by the internal processor 5 of the modules 2, 3. This can be done in that flags BF, WR and optionally H1 are set by the processor bus 20 (Fig. 3) by means of lines 24 in the active module connection controller 23.

De BF-vlag veroorzaakt het door het actieve moduulaansluitstuutorgaan 23 halen van de toegang tot de bus. Dit geschiedt, doordat een signaal op leiding 62 (fig. 4) wordt gegeven, welk bewerkstelligt, dat een moduul 10 2, 3 die de toegang tot de bus bezit, na beïndiging van de overdracht de bus afgeeft en een signaalopleiding 61 zet. Liggen tussen de moduul 2, 3 die de toegang tot de bus wenst en de moduul 2, 3 die de toegang tot de bus afgeeft verdere modulen 2, 3 die de toegang tot de bus wensen, dan worden eerst deze om de beurt afgewerkt ("Round-Robin,,-strategie").The BF flag causes access to the bus by the active module terminal 23. This is done by providing a signal on line 62 (FIG. 4) which causes a module 10, 2, which has access to the bus, to output the bus after the transfer has ended and to initiate a signal training 61. If there are modules 2, 3 wishing access to the bus and module 2, 3 wishing access to the bus, further modules 2, 3 wishing access to the bus will be completed in turn (" Round-Robin "- strategy").

15 Komt tenslotte het signaal, dat door elke moduul 2,3 door middel van ingang RRI en uitgang RRO wordt verder geschakeld door middel van de ingang RRI bij de moduul'2, 3,. die de toegang tot de bus wenst, dan legt deze geen signaal aan de uitgang RRO, waardoor deze de toegang tot de bus verkrijgt.Finally, the signal which is switched through each module 2,3 by means of input RRI and output RRO by means of the input RRI arrives at module 2, 3. who wishes to access the bus, it does not apply a signal to the output RRO, so that it obtains access to the bus.

20 Reeds bij de initialisering van de busoverdracht worden de adressen door middel van leidingen 22 (fig. 3) alsmede de gegevens over leidingen 37 vanuit de processorbus 20 in het adresregister 21 respectievelijk in het gegevensregister 32 geladen. Is de toegang tot de bus bereikt, dan schakelt het adresregister 21 de adressen door middel van leidingen A op 25 de adresbus 12, het gegevensuitgangsregister 32 de gegevens door middel van de leidingen 31, het gegevensrichtingstuurorgaan 30 en leidingen D op de gegevensbus 13, alsmede het actieve moduulaansluitstuurorgaan 23 de statusinformaties WR en eventueel HL door middel van leidingen 66a, 67a (fig. 4) op de stuurbus 15. Wanneer alle noodzakelijke informaties aan 30 het bussysteem I liggen,geschiedt door het. actieve moduulaansluitstuurorgaan 23 (fig. 3) door middel van leidingen 64 (fig. 4) de afgifte van een meestersynchronisatiesignaal op de leiding 64 van de stuurbus 15.Already at the initialization of the bus transfer, the addresses are loaded by means of lines 22 (Fig. 3) as well as the data about lines 37 from the processor bus 20 into the address register 21 and into the data register 32, respectively. When access to the bus is reached, the address register 21 switches the addresses by means of lines A to the address bus 12, the data output register 32 the data by means of the lines 31, the data direction controller 30 and lines D on the data bus 13, as well as the active module terminal controller 23 the status information WR and optionally HL by means of lines 66a, 67a (FIG. 4) on the control bus 15. When all necessary information is on the bus system I, it is effected by means of the. active module terminal controller 23 (FIG. 3) by lines 64 (FIG. 4) outputting a master sync signal to line 64 of control bus 15.

Vanaf dit moment is een gescheiden beschouwing tussen de processen in het moduulaansluitstuurorgaan 6 en in het geadresseerde hoofdgeheugen 35 4 noodzakelijk.From this moment on, a separate consideration between the processes in the module terminal controller 6 and in the addressed main memory 35 4 is necessary.

Eerst zullen de processen in het geadresseerde hoofdgeheugen 4 worden beschouwd. Zodra het adres zich op de adresbus 12 (fig. 6) bevindt, wordt dit door middel van leidingen I, adresbuffer 71 en leidingen 77 naar de 8104891 -9- 22172/JF/mv adresomrekenings- en vergelijkingsschakeling 72 toegevoerd. Deze rekent het adres om en stelt in een vergelijking vast of het door de omrekening ontstane nieuwe adres overeenkomt met een in de adresruimte van het geheugen 9 aanwezige adres. Is dat het geval, dan wordt het berekende adres 5 door middel van de leiding 78'naar het geheugen 9 toegevoerd en een signaal door middel van leiding 79 naar het geheugenaansluitstuurorgaan 73 toegevoerd. Dit heeft dan tot gevolg, dat wanneer de leiding 63 (fig. 7) van de stuurbus 15 geen signaal voert en door middel van leiding 64c het meestersynchronisatiesignaal respectievelijk door middel van leiding 10 66c het schrijfsignaal WR ligt in een eerste stap door een stuursignaal op de leidingen 81 {fig. 6) het inlezen van de door middel van leidingen H aan het gegevensingangsregister 69 toegevoerde gegevens door middel van leidingen 75 in de schakeling 70 geschiedt. De schakeling 70 voegt aan de gegevens testbits toe en schrijft deze in een tweede stap, waarvan 15 het begin door het geheugenaansluitstuurorgaan 73 eveneens door een signaal op de leiding 81 aan de schakeling 70 wordt gemeld, in het geheugen 9. De schrijfopdracht voor het schrijven in het geheugen 9 voert het geheugenaansluitstuurorgaan 73 door middel van leidingen 80 naar het geheugen 9 toe. Het opslaan geschiedt op gebruikelijke wijze met behulp van 20 het geheugenstuurorgaan 10. Zijn de gegevens en testbits in het geheugen 9 ingelezen, dan zet het geheugenaansluitstuurorgaan 73 een terugmeldings-code door middel van de leidingen 57c, 58c, 59c (fig. 7) op de bus voor terugmeldingssignalen 14 en geeft op leiding 65 het slaafsynchronisatie-signaal.First, the processes in the addressed main memory 4 will be considered. Once the address is on the address bus 12 (FIG. 6), it is supplied through lines I, address buffer 71 and lines 77 to the 8104891-922172 / JF / mv address conversion and comparison circuit 72. This converts the address and determines in a comparison whether the new address generated by the conversion corresponds to an address present in the address space of the memory 9. If that is the case, the calculated address 5 is supplied to the memory 9 by means of the line 78 and a signal is supplied by means of the line 79 to the memory connection controller 73. This then has the consequence that when the line 63 (fig. 7) of the control bus 15 does not carry a signal and the master synchronizing signal or the writing signal WR is applied in a first step by means of a control signal by means of line 64c or line 10 66c respectively. the pipes 81 {fig. 6) the reading of the data supplied by means of lines H to the data input register 69 is effected by means of lines 75 in the circuit 70. The circuit 70 adds test bits to the data and writes it in a second step, the beginning of which is also reported by the memory connector controller 73 to the circuit 70 by a signal on the line 81, in the memory 9. The write command for writing in the memory 9, the memory connection controller 73 feeds to the memory 9 by means of lines 80. The storage is effected in the usual manner with the aid of the memory controller 10. When the data and test bits have been read into the memory 9, the memory connection controller 73 sets up a feedback code by means of the lines 57c, 58c, 59c (fig. 7). the bus for feedback signals 14 and gives the slave synchronization signal on line 65.

25 Nu zullen de processen in het moduulaansluitstuurorgaan 6 worden beschreven.The processes in the module terminal controller 6 will now be described.

Nadat het moduulaansluitorgaan 6 alle informaties naar het bus-'systeem I heeft toegevoerd, wacht dit op een slaafsynchronisatiesig-naai en neemt bij ontvangst daarvan de op de bus voor terugmeldingssig-30 nalen 14 bevindende informatie door de leidingen 57a, 58a, 59a (fig, 4) in het actieve geheugenaansluitstuurorgaan, interpreteert die en schrijft door middel van leiding 25 ( fig. 3) een statusinformatie in een status-register 26, waar deze door middel van leidingen 27 en processorbus 20 door de processor 5 worden gelezen en op overeenkomstige wijze worden 35 geïnterpreteerd. Op de interpretatie van de statusinformatie behoeft niet nader te worden ingegaan, aangezien deze al naar gelang de uitvoering van de processor 5 respectievelijk al naar gelang het gebruikersprogramma verschillend kan zijn.After the module connector 6 has fed all of the information to the bus system I, it is waiting for a slave synchronization signal and, upon receipt thereof, takes the information contained on the bus for feedback signals 14 through the lines 57a, 58a, 59a (FIG. 4) in the active memory connector controller, interprets it and writes by means of line 25 (FIG. 3) status information into a status register 26 where it is read by processor 5 by lines 27 and processor bus 20 and correspondingly are interpreted in a manner. The interpretation of the status information does not need to be discussed in more detail, since it may differ according to the implementation of the processor 5 or according to the user program.

81043918104391

- i' 1 V- 1 'V

-10- 22172/JF/mv-10-22172 / JF / pl

Na ontvangst van het slaafsynchronisatiesignaal wordt het meester-synchronis'atiesignaal terug gezet en wanneer de leiding 62 (fig. 4) een signaal voert, de' toegang tot de bus, waarna het slavensynchronisatie-signaal is verwijderd,door'het terugzetten van de BF-vlag respectievelijk door 5 een signaal op leiding 61 ^ afgegeven. De afgifte van de toegang tot de bus geschiedt echter dan niet, wanneer in het actieve moduulaansluitstuur-orgaan 23 (fig. 3) de HL-vlag is gezet. Dit betekent dat met de gezette HL-vlag een busvergrendeling wordt uitgevoerd en daarmee de mogelijkheid van een uitsluitende toegang naar het hoofdgeheugen 4 voor meer dan een 10 toegangscyclus is geschapen (,,Read-Modify-Write,,-toegang).After receiving the slave sync signal, the master sync signal is reset and when line 62 (FIG. 4) carries a signal, access to the bus, after which the slave sync signal is removed, by resetting the BF flag or a signal on line 61 ^ respectively. However, the access to the bus does not take place when the HL flag is set in the active module connection controller 23 (Fig. 3). This means that with the HL flag set, a bus lock is performed and thus the possibility of exclusive access to the main memory 4 is created for more than one access cycle ("Read-Modify-Write" access).

Nu zal het lezen uit het hoofdgeheugen Worden besproken.Now reading from the main memory will be discussed.

Opdat een rekenmoduul 2 of een randmoduul 3 een in het hoofdgeheugen 4 opgeslagen informatie kan lezen is het allereerst noodzakelijk dat de betreffende moduul 2, 3. toegang tot de bus bezit. De stappen voor het 15 verkrijgen van de toegang tot de bus zijn die welke hiervoor zijn beschreven, met de uitzondering, dat de WR-vlag niet wordt gezet.In order for a calculation module 2 or an edge module 3 to read an information stored in the main memory 4, it is first of all necessary that the relevant module 2, 3. has access to the bus. The steps for accessing the bus are those described above, with the exception that the WR flag is not set.

Verkrijgt de moduul 2, 3, die uit het hoofdgeheugen dient te lezen, de toegang tot de bus, dan worden de adressen, die zich reeds sinds de initialisering van de busoverdracht in het adresregister 21 (fig. 3) bevin-20 den, door middel van leidingen A en de statusinformaties ¥R en eventueel HL door het actieve moduulaansluitstuurorgaan 23 door middel van leidingen 66a respectievelijk 67a (fig. 4) naar het bussysteem I toegevoerd.If the module 2, 3, which is to be read from the main memory, gains access to the bus, the addresses which have been in the address register 21 (Fig. 3) since the initialization of the bus transfer are by means of lines A and the status information ¥ R and optionally HL supplied to the bus system I by the active module connection controller 23 by means of lines 66a and 67a (Fig. 4).

Vanaf dit moment worden processen in hoofdgeheugen 4 en moduulaan-sluitorgaan 6 gescheiden behandeld, te beginnen bij de processen in het 25 hoofdgeheugen 4.From this moment on, processes in main memory 4 and module connector 6 are treated separately, starting with the processes in main memory 4.

Ook hier zijn de eerste stappen tot het moment, waarop de adresomrekening- en vergelijkingsschakeling 72 herkent dat het om een adres gaat, dat in geheugen 9 aanwezig is, hetzelfde als hiervoor met betrekking tot het hoofdgeheugen 4 beschreven.Again, the first steps up to the moment when the address conversion and comparison circuit 72 recognizes that it is an address contained in memory 9 are the same as described above with respect to main memory 4.

30 Het geheugenaansluitstuurorgaan 73 (fig. 6) test bij ontvangst van het signaal van de adresomrekenings- en vergelijkingsschakeling 72 door middel van de leidingen 79 door middel van de leidingen 63c en 64c (fig. 7), of op leiding 63 van de stuurbus 15 geen signaal aanwezig is en leiding 74 een signaal voert. Is dat het geval en wordt door middel van leiding 35 66c herkent, dat uit het hoofdgeheugen gelezen dient te worden, dan draagt het geheugenaansluitstuurorgaan 73 (fig. 6) door middel van leidingen 80, 81 ervoor, zorgt, dat in een eerste stap, die door de adresomrekenings- en vergelijkingsschakeling 72 door middel van leidingen 78 in geheugen 9 8104891 * ^ ‘r -11- 22172/JF/mv geadresseerde geheugeninhoud door middel van leidingen 76 aan de schakeling 70 worden uitgelezen. In een tweede stap wordt door de schakeling 70 getest of er fouten in de uitgelezen gegevens aanwezig zijn. Is dat het geval, dan wordt door de schakeling 70, wanneer mogelijk, een fout-5 correctie uitgevoerd. De gecorrigeerde gegevens worden ook in het geheugen 9 teruggeschreven- Is de fout niet te corrigeren, dan wordt door middel van leidingen 81 dit aan het geheugenaansluitstuurorgaan 73 gemeld.The memory connector controller 73 (FIG. 6) tests upon receipt of the signal from the address conversion and comparison circuit 72 through the lines 79 through the lines 63c and 64c (FIG. 7), or on line 63 of the control bus 15 no signal is present and line 74 carries a signal. If this is the case and it is recognized by means of line 35 66c that it is to be read from the main memory, then the memory connection controller 73 (Fig. 6), by means of lines 80, 81, ensures that, in a first step, which are read by the address conversion and comparison circuit 72 through lines 78 in memory addressed to the circuit 70 by means of lines 76 to lines 70 in memory 910104891 * 22-122172 / JF / mv. In a second step, circuit 70 tests whether errors are present in the read data. If that is the case, an error-5 correction is made by circuit 70 whenever possible. The corrected data is also written back into memory 9. If the error cannot be corrected, this is reported to the memory connection controller 73 by means of lines 81.

Na het afsluiten van het foutcorrectieproces wordt in een derde stap, waarvan het begin evenals het begin van de eerste beide stappen, 10 door het geheugenaansluitstuurorgaan 73 door middel van leidingen 81 wordt gestuurd, de gegevens uit de schakeling 70 door middel van leidingen 74 in het geheugenuitgangsregister 68 en daardoor door middel van leidingen H aan de gegevensbus 13 gegeven. Het geheugenaansluitstuurorgaan 73 legt gelijktijdig de terugmeldingscode op de bus voor terugmeldingssignalen 15 en geeft daarna een slaafsynchronisatiesignaal door middel van leiding 65c (fig. 7) op leiding 65.After the completion of the error correction process, in a third step, the beginning of which, as well as the start of the first two steps, 10 is controlled by the memory terminal controller 73 by means of lines 81, the data from the circuit 70 by means of lines 74 in the memory output register 68 and thereby given to data bus 13 by means of lines H. The memory terminal controller 73 simultaneously places the feedback code on the feedback signal bus 15 and then provides a slave synchronization signal through line 65c (FIG. 7) to line 65.

Nu zullen de'processen in het moduulaansluitorgaan 6 worden beschreven. Vanaf het tijdstip, waarop het moduulaansluitorgaan 6 alle informaties (adressen, statusinformaties) op het bussysteem I heeft geschakeld, wacht het 20 actieve moduulaansluitstuurorgaan 23 op een slaafsynchronisatieimpuls.The processes in the module connector 6 will now be described. From the time when the module terminal 6 has switched all information (addresses, status information) on the bus system I, the active module terminal controller 23 waits for a slave synchronizing pulse.

Wordt deze door middel van leiding 65, 65a (fig. 4) ontvangen, dan worden door middel van leidingen B de statusinformaties, die zich op de bus voor terugmeldingssignalen 14 bevinden, in het actieve moduulaansluitstuurorgaan 23 overgenomen, geïnterpreteerd en het resultaat door middel van leidingen 25 25 (fig. 3) in het statusregister 26 ingeschreven, waar deze door middel van leidingen 27 en de processorbus 20 door de processor 5 wordt gelezen.If it is received by line 65, 65a (Fig. 4), then by means of lines B the status information contained on the bus for feedback signals 14 is transferred into the active module terminal controller 23, interpreted and the result by lines 25 (FIG. 3) are written into the status register 26, where they are read by the processor 5 by means of lines 27 and the processor bus 20.

Gelijktijdig treedt een overdracht van de gegevens op de gegevensbus 13 door middel van de leidingen D, gegevensrichtingsstuurorgaan 30 alsmede leidingen 33 in het gegevensingangsregister 34 op en vandaar door middel 30 van leidingen 38 op de processorbus 20.Simultaneously, a transfer of the data to the data bus 13 by means of the lines D, data direction controller 30 as well as lines 33 in the data input register 34 occurs, and hence by means of lines 38 on the processor bus 20.

Het opgeven van de toegang tot de bus geschiedt zoals reeds eerder is beschreven.Specifying access to the bus takes place as described previously.

Thans zal de communicatie van moduul tot moduul worden toegelicht.Communication from module to module will now be explained.

Voor de communicatie tussen twee modulen 2, 3 is het noodzakelijk 35 dat elke processor 5 zijn eigen moduuladres, dat door het schakelaar-erray 44 vrij kan worden gekozen, kent. Dit is door middel van leidingen 60'en processorbus 20 wanneer flaaraan behoefte bestaat, op te halen.For the communication between two modules 2, 3 it is necessary that each processor 5 has its own module address, which can be freely selected by the switch erray 44. This can be retrieved by means of lines 60 and processor bus 20 when a need for flaarane is present.

Wordt door een processor 5 een busoverdracht, die in de regel meer- 8104891 -12- 22172/JF/mv > .Is transformed by a processor 5 into a bus transfer, which is usually more 8104891 -12-22172 / JF / mv>.

l r dere schrijfprocessen omvat, aan een ontvangermoduul 2, 3 geinitialiseerd, dan moet door het moduulaansluitstuurorgaan 23 de toegang tot de bus worden bezorgd. Dit geschiedt op dezelfde wijze, zoals reeds eerder beschreven.If any other write processes are initialized on a receiver module 2, 3, then the module controller 23 must provide access to the bus. This is done in the same manner as described previously.

Bij een overdracht van een zendermoduul 2, 3 naar een ontvangermoduul 5 2, 3 is de HL-vlag in het actieve moduulaansluitstuurorgaan 23 altijd gezet.When transferring from a transmitter module 2, 3 to a receiver module 5 2, 3, the HL flag is always set in the active module terminal controller 23.

Is de toegang tot de bus aanwezig, dan worden de reeds bij de ini-tialisering van de overdracht in het adresregister 21 respectievelijk in gegevensregister 32 van de zendermoduul 2,3 ingeschreven adressen en 10 gegevens te zamen met de statusinformaties WR, HL en het iets vertraagde meestersynchronisatiesignaal uit het actieve moduul- aansluitstuurorgaan 23 door middel van leidingen A, D, C (fig. 2) naar het bussysteem I toegevoerd. Vandaar geraken de adressen door middel van adresbus 12 en leiding E tot het adresbuffer 39 (fig. 3) van alle modulen 2, 3. Deze voeren 15 een deel' 45 van de adresbits door middel van leidingen 46 van een poort-schakeling 47, die wanneer het om een moduuladres gaat, door middel van leiding 48 een vergelijker 42 aanstuurt, die dan door middel van leiding 41 en deel 40 van de adresbits overneemt en met het adres* vergelijkt, dat deze door middel van leidingen 43 uit het schakelaar- arr^r 44 verkrijgt.If access to the bus is available, the addresses and 10 data already written in the initialization of the transfer in the address register 21 and in data register 32 of the transmitter module 2,3, together with the status information WR, HL and the delayed master synchronization signal is fed from the active module terminal controller 23 through lines A, D, C (FIG. 2) to the bus system I. Hence the addresses reach via address bus 12 and line E to the address buffer 39 (fig. 3) of all modules 2, 3. These carry part 45 of the address bits by means of lines 46 of a gate circuit 47, which, in the case of a module address, controls a comparator 42 by means of line 48, which then takes over the address bits by means of line 41 and part 40 and compares it with the address *, which it uses by means of lines 43 from the switch- arr ^ r 44.

20 Resulteert uit de vergelijking overstemming, dan wordt door middel van leiding 49 een signaal naar het passieve moduulaansluitstuurorgaan 29 van het ontvangermoduul 2, 3 overgedragen, hetgeen bewerkstelligt, dat wanneer de statusinformatie WR, HL door leidingen 66b, 67b (fig. 5) is toegevoerd, door het passieve moduulaansluitstuurorgaan 29 (fig. 3) door 25 middel van leidingen 28 het statusregister 26 wordt afgevraagd om vast te stellen of de moduulregisters leeg zijn. Is dit niet het geval, dan wordt door het passieve moduulaansluitstuurorgaan 29 van de ontvangermoduul 2, 3 de terugmeldingscode (moduul niet bereikt) op de bus voor te-rugmeldingssignalen 14 gegeven en door middel van leidingen 65b het slaaf-30 synchronisatiesignaal op leidng 65 van de stuurbus 15 gelegd. Zijn de moduulregisters 36 leeg, dan zet het passieve moduulaansluitstuurorgaan 29 een P-vlag. Door de gezette P-vlag wordt door middel van leiding 56 het richtingsstuurorgaan 53 dat normaal de leidingen 52 met de leidingen 54 verbindt, zodanig omgeschakeld, dat de leidingen 51 met de leidingen 35 54 verbonden zijn. In een volgende stuurstap veroorzaakt het passieve moduulaansluitstuurorgaan 29 door middel van leidingen 55, dat de gegevens op de gegevensbus 13 door middel van leidingen D, gegevensrichtings-stuurorgaan 30 en leidingen 35 in een moduulregister 36a van de moduulre- 8104891 r -13- 22172/JF/mv gisters 36 worden overgenomen, welk door middel van de adresbus 12, het deel 50 van het adresbuffer 39, leidingen 51, richtingsstuurorgaan 53 en leidingen 54 is geadresseerd. Nadat de gegevens in het moduulregister 36a zijn overgenomen, zet het passieve moduulaansluitstuurorgaan 29 5 de terugmeldingscode door middel van leidingen F op de bus voor terug-meldingssignalen 14 en geeft door middel van leidingen 56b (fig. 5) het slaafsynchronisatiesignaal op de leiding 65 van de stuurbus 15. Zodra het slaafsynchronisatiesignaal door middel van leiding 65a (fig. 5) bij het actieve moduulaansluitstuurorgaan 23 van de zendermoduul 2, 3 ver-10 schijnt, neemt deze de op de bus voor terugmeldingssignalen 14 aanwezige terugmeldingscode door middel van leidingen B over, interpreteert deze en schrijft het resultaat door middel van leiding 25 (fig. 3) in het sta-tusregister 26 en zet het meestersynchronisatiesignaal terug. De toegang tot de bus wordt ook bij aanvrage door een ander moduul 2, 3 (fig. 2) 15 door middel van leiding 62 (fig. 4) door de gezette HL-vlag niet af gegeven. De reden daarvoor is, dat de in het statusregister opgeslagen informatie eerst door de processor 5 (fig. 3) gelezen dient te worden, of dat deze een terugmelding -over het verloop van de overdrachtspoging verkrijgt.From the comparison, matching results, then a signal is transferred by means of line 49 to the passive module terminal 29 of the receiver module 2, 3, which causes that when the status information is WR, HL through lines 66b, 67b (FIG. 5). supplied, through the passive module terminal controller 29 (FIG. 3) through lines 28, the status register 26 is queried to determine if the module registers are empty. If not, the passive module terminal controller 29 of the receiver module 2, 3 gives the feedback code (module not reached) on the bus for feedback signals 14 and, by means of lines 65b, the slave-30 synchronization signal on line 65 of control bus 15 is laid. If the module registers 36 are empty, the passive module terminal controller 29 sets a P flag. Due to the set P-flag, by means of line 56, the directional controller 53, which normally connects lines 52 to lines 54, is switched so that lines 51 are connected to lines 35 54. In a subsequent control step, the passive module terminal controller 29 by means of lines 55 causes the data on the data bus 13 by means of lines D, data direction controller 30 and lines 35 in a module register 36a of the module terminal 8104891 r-13-22172 / JF / mv registers 36 are taken over which are addressed by means of the address bus 12, part 50 of the address buffer 39, lines 51, direction controller 53 and lines 54. After the data is transferred to the module register 36a, the passive module terminal 29 puts the feedback code by means of lines F on the bus for feedback signals 14 and by means of lines 56b (Fig. 5) gives the slave synchronization signal to the line 65 of the control bus 15. As soon as the slave synchronizing signal appears via line 65a (Fig. 5) at the active module terminal 23 of the transmitter module 2, 3, it takes over the feedback code present on the bus for feedback signals 14 by means of lines B. , interprets it and writes the result through line 25 (FIG. 3) into the status register 26 and resets the master sync signal. Access to the bus is also not issued by the raised HL flag when applied by another module 2, 3 (Fig. 2) through line 62 (Fig. 4). The reason for this is that the information stored in the status register must first be read by the processor 5 (Fig. 3), or that it obtains a feedback about the progress of the transfer attempt.

Zoals reeds opgemerkt, bestaat een communicatie van zendermoduul 2, 3 20 naar ontvangermoduul 2, 3 uit meerdere schrijfprocessen. Heeft de processor 5 van de zendermoduul 2, 3 door de gegevens in het statusregister de informatie verkregen ,dat bij de eerst schrijfpoging geen fout is opgetreden, dan verhoogt deze het adres en draagt dit door middel van de processorbus en leiding 22 over naaa het adresregister 21 van het 25 actieve moduulaansluitstuurorgaan 6a. Door middel van de processorbus 20 en leiding 37 worden nieuwe gegevens naar het gegevensuitgangsregister 32 overgedragen en een nieuw schrijfproces uitgevoerd, zoals reeds in het voorstaande werd beschreven. Door de verhoging van het adres wordt bij het passieve moduulaansluitorgaan 6b van de ontvangermoduul 2, 3 het 30 volgende moduulregister aangesproken. Verdere schrijfprocessen kunnen volgen.As already noted, a communication from transmitter module 2, 3 to receiver module 2, 3 consists of several writing processes. If the processor 5 of the transmitter module 2, 3 has obtained the information in the status register that no error has occurred during the first write attempt, it increases the address and transfers it via the processor bus and line 22 to the address register. 21 of the active module terminal controller 6a. By means of the processor bus 20 and line 37, new data is transferred to the data output register 32 and a new writing process is carried out, as already described above. By increasing the address, the following module register is addressed at the passive module terminal 6b of the receiver module 2, 3. Further writing processes can follow.

Voor het geval dat bij de overdrachtspoging een fout is opgetreden, of dat geen gegevens meer overgedragen dienen te worden, wordt de overdracht beindigd, doordat het actieve moduulaansluitstuuragaan 23 35 van de zendermoduul 2, 3 de HL-vlag terug zet. Daardoor wordt het bus-systeem I voor de toegang door een ander moduul 2, 3 vrijgegeven.In the event that an error has occurred during the transmission attempt or that no more data is to be transmitted, the transmission is terminated by the active module connection control device 23 of the transmitter module 2, 3 resetting the HL flag. The bus system I is thereby enabled for access by another module 2, 3.

Zodra de HL-vlag is terug gezet, dat wil zeggen zodra door middel van leiding 67a.(fig. 4) leidingen 67 en leidingen 67b (fig. 5)geen 8104891 . ί · i -14- 22172/JF/mv signaal meer aan het passieve moduulaansluitstuurorgaan 29 van het ontvanger-moduul 2, 3 (fig. 2) ligt, wordt de P-vlag in het passieve moduulaansluitstuurorgaan 29 (fig. 3) teruggezet, waardoor het richtingssturings-orgaan 53 door middel van leiding 56 zo wordt omgeschakeld, dat de moduul-5 registers 36 door middel van leidingen 54, leidingen 52 en processorbus 20 door de processor 5 kunnen worden afgevraagd.As soon as the HL flag is set back, that is to say as soon as lines 67 and lines 67b (fig. 5) by means of line 67a. (Fig. 4) no 8104891. Î · 14-22172 / JF / mv signal more to the passive module terminal driver 29 of the receiver module 2, 3 (Figure 2), the P flag is reset in the passive module terminal controller 29 (Figure 3), whereby the direction controller 53 is switched by means of line 56 such that the module 5 registers 36 can be queried by processor 5 by means of lines 54, lines 52 and processor bus 20.

Bij het terugzetten van de P-vlag in het passieve moduulaansluit-orgaan 29 wordt door middel van leidingen 28 in het statusregister 26 een informatie opgeslagen, die zeker stelt, dat het moduul 2, 3 een over-10 drachtsaanvrage van een ander moduul 2, 3 zo lang niet aanneemt, totdat de inhoud van de moduulregister 36 van de processor 5 door middel van de processorbus 20, leidingen 52, richtingsstuurorgaan 53 en leidingen 54 wordt afgevraagd. Nadat de processor 5 alle moduulregisters 36 heeft gelezen, wist deze door middel van de processorbus 20 en leidingen 27 de 15 in het statusregister 26 opgeslagen informatie, zodat de moduulregisters·36 en daarmee de moduul 2, 3 opnieuw aanspreekbaar zijn.When the P-flag is reset in the passive module terminal 29, an information is stored in the status register 26 by means of lines 28, which ensures that the module 2, 3 has a transfer request from another module 2, 3 does not take so long until the contents of the module register 36 of the processor 5 are queried by means of the processor bus 20, lines 52, direction controller 53 and lines 54. After the processor 5 has read all the module registers 36, it erases the information stored in the status register 26 by means of the processor bus 20 and lines 27, so that the module registers 36 and thus the module 2, 3 can be accessed again.

In het navolgende zal de functie van de busafsluitschakeling 85 worden beschreven.The function of the bus terminating circuit 85 will be described below.

Elke keer dat een actief moduulaansluitstuurorgaan 23 een meester-20 synchronisatiesignaal op de leiding 64 van de stuurbus 15 geeft, wordt in de busafsluitschakeling 85 (fig. 8) een tijdtrap 83 gestart, die, zodra een slaafsynchronisatiesignaal van een of ander passief moduulaansluitstuurorgaan 29 of geheugenaansluitorgaan 73 op de leiding 65 verschijnt, wordt teruggezet. Blijft het slaafsynchronisatiesignaal ge-25 durende een vooraf bepaalde tijdsduur uit, dan Btuurt de tijdtrap 83 door middel van leiding 86 en schakeling 82 voor het opwekken van een terugmeldingscode, die een terugmeldingscode "adresfout" op de leidingen 57» 58, 59 van de bus voor terugmeldingssignalen 14 geeft. Gelijktijdig wordt door middel van leiding 87 de tijdtrap 83 teruggezet.Each time an active module terminal driver 23 provides a master-20 synchronizing signal on line 64 of control bus 15, a time stage 83 is started in bus terminating circuit 85 (FIG. 8) which, as soon as a slave synchronizing signal from some passive module terminal 29 or memory connector 73 appears on line 65 is reset. If the slave synchronizing signal remains off for a predetermined period of time, then the time stage 83 is generated by line 86 and circuit 82 to generate a feedback code which includes a feedback code "address error" on the lines 57, 58, 59 of the bus. for feedback signals 14. At the same time, time stage 83 is reset by means of line 87.

30 De in de busaansluitschakeling 85 vervatte schakeling 84 heeft het doel bij het inschakelen van het systeem de bustoegangsimpuls op te wekken en op de leidingen 63 en 61 te leggen respectievelijk in het bedrijfsgeval de bustoegangsimpuls van leiding 61n - door middel van leiding 63 op leiding 61 verder te schakelen. Steeds wanneer op lei-35 ding 63 een signaal optreedt, negeren alle passieve moduulaansluitstuuror-ganen 29 respectievelijk geheugenaansluitorganen 73 een aanvrage.30 The circuit 84 contained in the bus connection circuit 85 has the purpose of generating the bus access impulse when applying the system and applying it to the lines 63 and 61 or, in the case of operation, the bus access impulse of line 61n - by means of line 63 to line 61 switch further. Whenever a signal occurs on line 63, all passive module terminals 29 and memory terminals 73 respectively ignore an application.

Nu zullen de buskoppelorganen worden beschreven.The bus couplers will now be described.

Om een gegevensverwerkingssysteem van de hiervoor beschreven soort 81048S1 -15- 22172/JF/rav uit te breiden, bestaat de mogelijkheid dit door middel van buskoppel-organen met één of meer verdere gegevensverwerkingssystemen te verbinden. Een dergelijke koppeling van twee systemen is in fig. 9 getoond. Een eerste systeem 88, bestaand uit bussysteem 1a, rekenmodulen 2, randmodulen 5 3, hoofdgeheugens 4 en een busafsluitschakeling 85 is door middel van een buskoppelorgaan 90 op een tweede systeem 89, bestaand uit een bussysteem 1b, rekenmodulen 2, randmodulen 3, hoofdgeheugens 4 en een busafsluitschakeling 85 geschakeld, dat op zijn beurt door middel van een buskoppelaar 91 met het eerste systeem 88 is verbonden.In order to extend a data processing system of the above-described type 81048S1-15-22172 / JF / rav, it is possible to connect it to one or more further data processing systems by means of bus couplers. Such a coupling of two systems is shown in Fig. 9. A first system 88, consisting of bus system 1a, calculation modules 2, edge modules 5 3, main memories 4 and a bus termination circuit 85 is by means of a bus coupler 90 on a second system 89, consisting of a bus system 1b, calculation modules 2, edge modules 3, main memories 4 and a bus terminating circuit 85 which is in turn connected to the first system 88 by means of a bus coupler 91.

10 In fig. 10 zijn twee buskoppelorganen 90, 91 weergegeven, die tel kens uit een geheugen 92a, 92b, een passief buskoppelstuurorgaan 93a, 93b en een actief buskoppelstuurorgaan 94a, 94b bestaan. Het passieve buskoppelstuurorgaan 93a is door middel van leidingen 95 met de adresbus 12a en door middel van leidingen 96 met de stuurbus 15a van bussysteem 1a 15 verbonden. Het actieve buskoppelstuurorgaan 94a, dat op een passief buskoppelstuurorgaan 93a is aangesloten, bezit door middel van stuurleiding 97 een verbinding met een busschakelaar 98 en is door middel van leiding 99 op de stuurbus 15b, alsmede door middel van leidingen 114 op de bus voor terugmeldingssignalen 14b van een bussysteem 1b aangesloten.In Fig. 10, two bus couplers 90, 91 are shown, each consisting of a memory 92a, 92b, a passive bus coupler controller 93a, 93b and an active bus coupler controller 94a, 94b. The passive bus coupler controller 93a is connected to the address bus 12a by means of lines 95 and to the control system 15a of bus system 1a 15 by means of lines 96. The active bus coupler controller 94a, which is connected to a passive bus coupler controller 93a, is connected by a control line 97 to a bus switch 98 and is connected by a line 99 to the control bus 15b, as well as by lines 114 to the bus for feedback signals 14b of a bus system 1b connected.

20 Het passieve buskoppelstuurorgaan 93b verbindt leidingen 100 met de adresbus 12b en leidingen 111 met de stuurbus 15b van een bussysteem 1b. Het met het passieve buskoppelstuurorgaan 93b te zamengeschakelde actieve buskoppelstuurorgaan 94b bezit verbindingsleidingen 102 naar de stuurbus 15a alsmede verbindingsleidingen 115 naar de bus voor terugmeldingssig-25 nalen 14a van het bussysteem la en is door middel van leidingen 103 op de busschakelaar 98 aangesloten. De adresbus 12a verbindt leidingen 104, de gegevensbus 13a leidingen 105 en de bus voor terugmeldingssignalen 14a leidingen 106 met de busschakelaar 98, die door middel van leiding 107 op de adresbus 12b,door middel van leidingen 108 op de gegevensbus 13b 30 en door middel van leidingen 109 op een bus voor terugmeldingssignalen 14b is aangesloten.The passive bus coupler controller 93b connects lines 100 to the address bus 12b and lines 111 to the control bus 15b of a bus system 1b. The active bus interface controller 94b, which is connected together with the passive bus coupler 93b, has connecting lines 102 to the control bus 15a as well as connecting lines 115 to the bus for feedback signals 14a of the bus system 1a and is connected to the bus switch 98 by means of lines 103. The address bus 12a connects lines 104, the data bus 13a lines 105, and the feedback signal bus 14a lines 106 to the bus switch 98, which through line 107 on the address bus 12b, through lines 108 on the data bus 13b, and 30 through lines 109 is connected to a bus for feedback signals 14b.

Het geheugen 92a bevat een afbeelding van alle in het gegevens-verwerkingssysteem 89 (fig. 9) door middel van het bussysteem 1b te bereiken adressen, omgekeerd wordt in het geheugen 92b (fLg. 10) een 35 afbeelding vah alle adressen opgeslagen, die door middel van het bussysteem 1a in het gegevensverwerkingssysteem 88 (fig. 9) aangesproken kunnen worden.The memory 92a contains an image of all addresses to be reached in the data processing system 89 (Fig. 9) by means of the bus system 1b, conversely, an image of all addresses stored in the memory 92b (Fig. 10) is stored by by means of the bus system 1a in the data processing system 88 (Fig. 9).

In het navolgende zal onder verwijzing naar de figuren 9 en 10 een 8104891 t · -16- 22172/JF/mv overdracht van een moduul 2, 3 van het gegevensverwerkingssysteem 88 (fig. 9) door middel van het buskoppelorgaan 90 naar moduul 2, 3 of hoofdgeheugen 4 van het gegevensverwerkingssysteem 89 kort worden beschreven.In the following, with reference to Figs. 9 and 10, an 8104891 t -16-22172 / JF / mv transfer from a module 2, 3 of the data processing system 88 (Fig. 9) by means of the bus coupler 90 to module 2, 3 or main memory 4 of the data processing system 89 are briefly described.

Treedt door een moduul 2, 3 van het gegevensverwerkingssysteem 88 5 (fig. 9) door het opzetten van de adressen, de gegevens en de statusinfor-maties WR of WR en ventueel HL op het bussysteem 1a een overdrachtsaan-vrage op een adres, die in het geheugen 92a van het passieve buskoppel-stuurorgaan 93a staat, dan zet deze meteen een slaafsynchronisatiesignaal op leiding 65 en veroorzaakt dat het actieve buskoppelstuurorgaan 94a 10 door middel van leidingen 99 de toegang tot het bussysteem 1b bezorgt.Entering through a module 2, 3 of the data processing system 88 5 (Fig. 9) by setting up the addresses, data and status information WR or WR and optionally HL on the bus system 1a a transfer request at an address, which is stored in the memory 92a of the passive bus coupler controller 93a, then it immediately puts a slave synchronizing signal on line 65 and causes the active bus coupler controller 94a 10 to provide access to the bus system 1b by means of lines 99.

Bezit het actieve buskoppelstuurorgaan 94a de toegang tot de bus, dan veroorzaakt deze door middel van leidingen 97, dat de busschakelaar 98 doorschakelt. Op deze wijze worden de adresbus 12a, de gegevensbus 13a en de bus voor terugmeldingssignalen 14a door middel van leidingen 104, 105, 106 15 met de busschakelaar 98, alsmede door middel yan de leidingen 107, 108, 109 met de adresbus 12b, met de gegevensbus 13b en met de bus voor terugmeldingssignalen 14'b te zamen geschakeld. De stuurbus 15a wordt door middel van leidingen 96 met het passieve buskoppelstuurorgaan 93a, met de “ actieve buskoppelstuurorgaan 94a en leidingen 99 met de stuurbus 15b 20 verbonden.If the active bus interface controller 94a has access to the bus, it causes lines 97 to cause the bus switch 98 to trip. In this way, the address bus 12a, the data bus 13a and the feedback signal bus 14a are connected by lines 104, 105, 106 15 to the bus switch 98, as well as by lines 107, 108, 109 to the address bus 12b, with the data bus 13b and connected together with the bus for feedback signals 14'b. The control bus 15a is connected by lines 96 to the passive bus coupler controller 93a, to the active bus coupler controller 94a, and lines 99 to the control bus 15b.

Nadat alle verbindingen tot stand zijn gebracht, werkt het passieve buskoppelstuurorgaan 93a samen met de busschakelaar 98 tegenover het bussysteem 1a en het actieve buskoppelstuurorgaan 94a te zamen met de busschakelaar 98 tegenover het bussysteem 1b, telkens als een verlenging 25 van de bus 1a respectievelijk 1b, zodat de verdere overdracht, zoals hiervoor beschreven,afgewerkt kan worden.After all connections have been made, the passive bus coupler controller 93a cooperates with the bus switch 98 opposite the bus system 1a and the active bus coupler controller 94a together with the bus switch 98 opposite the bus system 1b, each time as an extension of the bus 1a and 1b, respectively. so that the further transfer, as described above, can be completed.

Het opgeven van de verbinding tussen bussysteem 1a en bussysteem 1b geschiedt doordat het slaafsynchronisatiesignaal op de stuurbus 15b wordt gewist, waardoor het passieve buskoppelstuurorgaan 93a het slaaf-30 synchronisatiesignaal op de stuurbus 15a eveneens terugzet (het wissen van het slaafsynchronisatiesignaal betekent bij niet gezette HL-vlag, dat de toegang tot de bus ter beschikking gesteld wordt.)Specifying the connection between bus system 1a and bus system 1b is accomplished by clearing the slave sync signal on control bus 15b, whereby passive bus coupler 93a also resets the slave sync signal on control bus 15a (clearing the slave sync signal when the HL is not turned on). flag, that access to the bus is made available.)

Een overdracht van een op het bussysteem 1b aangesloten moduul 2,3 op een moduul 2, 3 of hoofdgeheugen 4, dat door het bussysteem 1a 35 wordt bedreven, geschiedt analoog aan de hiervoor gegeven beschrijving door middel van het buskoppelorgaan 91·A transfer from a module 2,3 connected to the bus system 1b to a module 2, 3 or main memory 4, which is operated by the bus system 1a 35, is effected analogously to the above description by means of the bus coupler 91 ·

Om bij gelijktijdige overdrachtsaanvragen van beide buskoppelorganen aan de telkens andere bus een frustratie van een systeem te vermijden 8104891 -17- 22172/JF/mv dienen de buskoppelorganen 90, 91, respectievelijk de gegevensverwerkings-inrichting 88, 89 een onderscheidenlijke prioriteit toegewezen te worden, zodat het buskoppelorgaan met de laagste prioriteit de overdrachtsaanvrage teruggeeft, opdat de andere overdracht uitgevoerd kan worden. Ter herkenning van een conflikt bezittende beide buskoppelorganen 90, 91 een ver-5 binding (niet weergegeven) en zijn met het oog op de conflict opheffing met leidingen 114 en 115 op de bussen voor terugmeldingssignalen 14b, 14a aangesloten. Meerdere buskoppelorganen aan een bus zijn mogelijk, eveneens de koppeling door middel van meerdere bussen.In order to avoid frustration of a system during simultaneous transfer requests from both bus couplers to the other bus, the bus couplers 90, 91 and the data processing device 88, 89, respectively, must be assigned a different priority, 8104891 -17-22172 / JF / mv, so that the lowest priority bus coupler returns the transfer request so that the other transfer can be performed. To recognize a conflict, both bus couplers 90, 91 have a connection (not shown) and are connected to the buses for feedback signals 14b, 14a for the purpose of conflict resolution with lines 114 and 115. Several bus couplers on a bus are possible, also the coupling by means of several buses.

In het hiernavolgende zal een werkwijze voor het bedrijven van het 10 gegevensverwerkingssysteem worden beschreven. Voordat in een voorbeeld een werkwijze voor het bedrijven van het hiervoor beschreven gegevensverwerkingssysteem nader zal worden ingegaan, zijn vooraf nog enige opmerkingen noodzakelijk.In the following, a method for operating the data processing system will be described. Before an example of a method for operating the above-described data processing system will be further discussed, some preliminary remarks are necessary.

Zoals reeds opgemerkt gaat het bij het onderhavige gegevensverwerkings-. 15 systeem om een modulair opgebouwd, flexibel systeem, bestaande uit meerdere rekenmodulen 2, randmodulen 3, hoofdgeheugens 4, een busafsluitschakeling 85 en eventueel een of meerdere buskoppelorganen 90, 91, die door middel van een gemeenschappelijk bussysteem met elkaar zijn verbonden. Binnen dit systeem bestaat geen hiërarchische structuur. Er zijn dus geen meester-20 slaaf-functies aanwezig. Alle actieve eenheden, dus rekenmodulen 2, randmodulen 3, zijn af gezien van het feit, dat ze gemeenschappelijke hoofdgeheugens 4 gebruiken, volledig autonome, gelijkgerechtigde rekeneenheden, die al naar gelang de eisen van het gebruikersprogramma problemen wederkerig toewijzen. De hoofdgeheugens 4 kunnen als passieve elementen worden 25 beschouwd en bezitten geen eigen processor.As already noted, the present data processing is concerned. System around a modularly constructed, flexible system, consisting of several calculation modules 2, peripheral modules 3, main memories 4, a bus termination circuit 85 and optionally one or more bus coupling members 90, 91, which are connected to each other by means of a common bus system. There is no hierarchical structure within this system. So there are no master-20 slave functions available. All active units, i.e. calculation modules 2, edge modules 3, do not use common common memories 4, fully autonomous equal units of account, which allocate problems reciprocally according to the requirements of the user program. The main memories 4 can be considered passive elements and do not have their own processor.

Principieel is het aantal modulen 2, 3 respectievelijk hoofdgeheugens 4 willekeurig uit te breiden, aangezien het hoofdbesturingssysteem zo over de rekenmodulen 2, respectievelijk randmodulen 3 is verdeeld, dat elke moduul 2, 3 slechts die delen bevat, die voor de werking en voor 30 de zekerheidestelling van een uniforme communicatie nodig zijn. bij omvangrijke inrichtingen is het echter zinvol, dat, om vertegenwoordigbare bustoegangstijden te verkrijgen, het bussysteem I door buskoppelorganen 90, 91 in kleinere deelsystemen wordt opgesplitst. De deelsystemen bestaan uit meerdere rekenmodulen 2, randmodulen 3, hoofdgeheugens 4, buskoppel-35 organen 90, 91,alsmede een busafsluitschakeling 85 en werken in wezen autonoom, dat wil zeggen zij grijpen slechts relatief zelden door middel van buskoppelorganen 90, 91 in andere deelsystemen in, waardoor de busdelen 8104891 • i i -18- 22172/JF/mv nagenoeg volledig zijn ontkoppeld.In principle, the number of modules 2, 3 or main memories 4 can be arbitrarily extended, since the main control system is distributed over the calculation modules 2 and edge modules 3 in such a way that each module 2, 3 contains only those parts which are used for operation and assurance of uniform communication is required. however, in bulky devices it makes sense that, in order to obtain representable bus access times, the bus system I is split into smaller subsystems by bus couplers 90, 91. The subsystems consist of multiple computing modules 2, peripheral modules 3, main memories 4, bus couplers 35, 91, as well as a bus terminating circuit 85 and operate essentially autonomously, i.e. they intervene in other subsystems only relatively rarely by means of bus couplers 90, 91. , whereby the bus parts 8104891 • ii -18- 22172 / JF / mv are almost completely uncoupled.

Verder is de mogelijkheid van de globale adressering gegeven, dat wil zeggen elke geheugenplaats in het hoofdgeheugen 4 en elk moduul-register is door middel van elk actief element(rekenmoduul 2, randmoduul3) 5 adresseerbaar, dat geldt vanzelfsprekend ook over de buskoppelorganen in andere deelsystemen.Furthermore, the possibility of global addressing is given, i.e. each memory location in the main memory 4 and each module register is addressable by means of each active element (calculation module 2, peripheral module 3) 5, which of course also applies to the bus couplers in other subsystems .

Voor het geval dat buskoppelorganen 90, 91 worden ingezet, is het noodzakelijk, dat, om een frustreren van het systeem te vermijden, de afzonderlijke deelsystemen een onderscheidenlijke prioriteit toegevoegd 10 krijgen.In the case that bus couplers 90, 91 are deployed, it is necessary that, in order to avoid frustration of the system, the separate subsystems are given a respective priority.

Om het systeem te kunnen laten functioneren is het noodzakelijk, dat allereerst een oerstart wordt uitgevoerd om het totale systeem te definiëren, aangezien de afzonderlijke modulen 2, 3 op het tijdstip van het inschakelen geen informatie daarover hebben, welke rekenmodulen.2, 15 randmodulen 3 en. hoofdgeheugens 4 op het bussysteem I zijn aangesloten.In order for the system to function, it is necessary to first perform an initial start to define the entire system, since the individual modules 2, 3 at the time of switching on have no information about them, which calculation modules. 2, 15 peripheral modules 3 and. main memories 4 are connected to the bus system I.

Het verloop van de oerstart zal in het navolgende onder verwijzing naar de figuren 1'tot en met 10 en in het bijzonder naar fig. 11 worden beschreven. —The course of the primal start will be described below with reference to Figures 1 to 10 and in particular to Figure 11. -

Bij het inschakelen van het gegevensverwerkingssysteem treedt aller-20 eerst een terugzetten van de bussen en alle daarop aangesloten modulen 2, 3, hoofdgeheugens 4, buskoppelaars 90, 91 alsmede de busafsluitschake-lingen 85 op.When the data processing system is switched on, a reset of the buses and all modules 2, 3, main memories 4, bus couplers 90, 91 and bus terminating circuits 85 occurs first.

Zodra de afzonderlijke modulen 2, 3 zich in een electrisch gedefinieerde uitgangstoestand bevinden, beginnen deze met een zelftest, gedurende 25 welke de inwendige geheugens, alsmede de koppelorganen op functionering worden getest.Once the individual modules 2, 3 are in an electrically defined output state, they begin a self-test, during which the internal memories, as well as the couplers, are tested for functioning.

Nadat de zelftests zijn afgesloten, neemt een moduul 3X die zichzelf aan de hand van zijn adres heeft geïdentificeerd vooropgaand de leiding. Allereerst zoekt deze het beginadres van het hoofdgeheugen 4 door proefs-30 gewijs adresseren in geschikte stappen. Bij in het geheugen niet aanwezige adressen geeft de busafsluitschakeling 85 na een vooraf gekozen vertragingstijd de terugmeldingscode (adresfout) aan het bussysteem I, daarna wordt een nieuwe poging met een ander adres ondernomen. Zodra het beginadres van het hoofdgeheugen 4 is gevonden, legt de moduul 3X met 35 het beginadres beginnend een eerste centrale systeemtabel 110 en daarna een tweede centrale tabel 101 aan, waarvan het beginadres in de eerste centrale systeemtabel 110 opgeslagen.After the self-tests are completed, a module 3X that has identified itself by its address takes the lead first. First, it searches for the starting address of the main memory 4 by test-wise addressing in suitable steps. With addresses not present in the memory, the bus terminating circuit 85 gives the feedback code (address error) to the bus system I after a preselected delay time, after which a new attempt is made with a different address. Once the starting address of the main memory 4 is found, the module 3X with the starting address starts creating a first central system table 110 and then a second central table 101, the starting address of which is stored in the first central system table 110.

Na het aanleggen van de tabellen 110, 111 begint de moduul 3XAfter the tables 110, 111 have been created, the module 3X starts

8104891 -19- 22172/JF/rav met de adresruimte van het hoofdgeheugen 4 systematisch te doorzoeken om vast te stellen onder welke adressen geheugenplaatsen actueel ter beschikking staan.8104891 -19- 22172 / JF / rav to search systematically with the address space of the main memory 4 to determine under which addresses memory locations are currently available.

Zodra de eerste beschikbare geheugenplaats is gevonden, wordt het 5 adres ervan in de centrale systeemtabel 110 opgeslagen. Aangezien in de adresruimte van de hoofdgeheugens4 gaten, dat wil zeggen door niet bestukte geheugens kunnen optreden, wordt elk adres van de adresruimte van het hoofdgeheugen afgevraagd. Komt moduul 3X bij dit proces bij een lege plaats, dan wordt de lengte van het voorafgaande geheugenblok 112 10 en het beginadres van het volgende geheugenblok 113 onder het eerste a-dres van het voorafgaande geheugenblok 112 opgeslagen. Er ontstaat zo een verwijzingsketting, die in de eerste centrale systeemtabel 110 is verankerd.Once the first available memory location is found, its address is stored in the central system table 110. Since holes may exist in the address space of the main memories 4, that is to say, through unstuck memories, each address of the address space of the main memory is queried. If module 3X comes to an empty place in this process, the length of the previous memory block 112 and the start address of the next memory block 113 are stored under the first address of the previous memory block 112. This creates a reference chain, which is anchored in the first central system table 110.

Na beëindiging van dit proces, dat wil zeggen nadat de adresruimte 15 van het hoofdgeheugen volledig is doorzocht, begint de moduul 3X aan alle mogelijke adressen, tenslotte dat van zichzelf, een informatie te sturen, die het beginadres van de eerste centrale systeemtabel 110 en de opdracht, in de tweede centrale tabel 111 binnen te treden, bevat. Is een ontvanger niet aanwezig, dan wordt de overdrachtspoging door de busafsluitschakeling 20 85 afgebroken.After this process has been completed, i.e. after the address space 15 of the main memory has been completely searched, the module 3X begins to send to all possible addresses, finally its own, an information, which indicates the starting address of the first central system table 110 and the command to enter table 111 in the second central. If a receiver is not present, the transfer attempt is canceled by the bus terminating circuit 20 85.

De door de moduul 3X aangesproken modulen 2, 3, 3X, slaan het beginadres van de eerste centrale systeemtabel 110 op en beginnen hun eigen adres, alsmede informatie met betrekking tot de moduul, dat wil zeggen of ze rekenmoduul 2 of een randmoduul 3 zijn en welke randapparaten 8 ze 25 bedienen, in de tweede centrale tabel 111 op te slaan. Op deze wijze ontstaan in de eerste centrale systeemtabel 110 en de tweede centrale systeemtabel 111 een volledige afbeelding van de totale inrichting.The modules 2, 3, 3X addressed by the module 3X store the starting address of the first central system table 110 and start their own address, as well as information relating to the module, i.e. whether they are calculation module 2 or an edge module 3 and which peripherals 8 they operate to store in the second central table 111. In this manner, the first central system table 110 and the second central system table 111 produce a complete image of the entire device.

Met het inbrengen van de modulen 2, 3, 3X in de tweede centrale tabel 111 wordt de oerstart beëindigd. De modulen 2, 3, 3X wachten vanaf 30 dit tijdstip af op aanvragen door de bediener of door een gebruikerspro-gramma.The primal start is terminated with the introduction of modules 2, 3, 3X in the second central table 111. Modules 2, 3, 3X await requests from the operator from this time onwards or by a user program.

Met de hiervoor beschreven oerstartroutine of autoconfiguratie is de mogelijkheid geschapen, elk willekeurig systeeminrichting zonder ingrijpen van de bediener automatisch door het afleggen van een voor alle 35 actieve elementen toegankelijke configuratiebeschrijving in de vorm van aan elkaar geknoopte systeemtabellen in het hoofdgeheugen, te starten. Gelijktijdig treedt een soort diagnose van het totale systeem op, dat alle geheugencellen van het hoofdgeheugen 4 en alle modulen, 2, worden 8104891 -20- 22172/JF/mv geadresseerd. Op deze wijze kunnen niet aanwezige of defecte geheugencel-len en modulen van het begin af aan van het systeem worden uitgesloten.With the proto-start routine or auto-configuration described above, the possibility has been created of automatically starting any system device without operator intervention by completing a configuration description in the form of linked system tables in main memory, which is accessible to all active elements. Simultaneously, a kind of diagnosis of the total system occurs that all memory cells of the main memory 4 and all modules, 2, are addressed 8104891-20-22172 / JF / mv. In this way, nonexistent or defective memory cells and modules can be excluded from the system from the outset.

De autoconfiguratie is vanzelfsprekend ook in systemen mogelijk, die buskoppelorganen bevatten. In dit geval echter dient in de buskoppel-5 organen de configuratiebeschrijving van het aangekoppelde systeem te zijn opgeslagen.The auto configuration is, of course, also possible in systems containing bus couplers. In this case, however, the bus couplers must contain the configuration description of the coupled system.

Thans zal de afwerking van een gebruikersprogramma worden beschreven.The completion of a user program will now be described.

Door een oerstartroutine wordt het gegevensverwerkingssysteem in een toestand gebracht, waarin het gebruikersprogramma's kan afwerken.By a primordial start routine, the data processing system is brought into a state in which it can run user programs.

10 Door middel van een in/uitgangsapparaat dat tot dialogen in staat is wordt een aanwijzing voor het af werken van een gebruikersprogramma aan het daarbij behorende randmoduul 3, die het logische bedienerskoppel-orgaan bevat, gegeven. In de volgende stap legt de aangesproken randmoduul 3 en het hoofdgeheugen 4 het proceshoofdblok aan en veroorzaakt 15 met behulp van een opdrachtstaal, dat een rekenmoduul 2 een interpreter klaar maakt. De interpreter geeft een opdracht aan een bepaalde door de bediener benoemde réndmoduul 3, dat het in een bepaald randapparaat bijvoorbeeld een floppy-eenheid, opgeslagen gebruikersprogramma in het hoofdgeheugen te laden.)Bij dit proces worden de reeds aangelegde stuurblokken 20 aangevuld.By means of an input / output device which is capable of dialogues, an instruction for finishing a user program is given to the associated peripheral module 3, which contains the logical operator interface. In the next step, the addressed peripheral module 3 and the main memory 4 apply the process main block and, using a command language, causes a calculation module 2 to prepare an interpreter. The interpreter instructs a particular operator module 3 designated by the operator to load the user program stored in a particular peripheral, for example, a floppy unit, into main memory. In this process, the control blocks 20 already constructed are replenished.

Nadat alle voor de verwerking van een gebruikersprogramma -noodzakelijke informaties in het hoofdgeheugen aanwezig zijn, begint het rekenmoduul 2 het programma zelfstandig te interpreteren. Treden in het verloop van het programma problemen op, die de interpreter niet zelf kan 25 uitvoeren, zoals bijvoorbeeld in/uitgangsoperaties of het wisselen van de programmataal, dan draagt de interpreterende rekenmoduul 2 zelfstandig een ander moduul 2, 3 op, welke op het betreffende probleem is gespecialiseerd, dit over te nemen respectievelijk met interpretatie van het programma voort te gaan.After all the information necessary for the processing of a user program is present in the main memory, the calculation module 2 begins to interpret the program independently. If problems arise in the course of the program which the interpreter cannot execute itself, such as eg input / output operations or changing the program language, the interpreting calculation module 2 independently assigns another module 2, 3, which is assigned to the relevant problem is specialized, to adopt this or to continue with interpretation of the program.

30 Voor het verlenen van een probleem van een moduul 2, 3 aan een ander moduul 2, 3 wordt zoals reeds opgemerkt, een opdrachtstaal gebruikt, met behulp waarvan een zendermoduul 2, 3 een probleem aan een ontvanger-moduul geeft en dit gelijktijdig mededeelt, waar de voor het afwerken van het probleem noodzakelijke gegevensstructuren zijn te vinden.As already noted, a command language is used to assign a problem from one module 2, 3 to another module 2, 3, by means of which a transmitter module 2, 3 gives a problem to a receiver module and simultaneously communicates this, where to find the data structures necessary to solve the problem.

35 Zoals aan de hand van het voorgaande is in te zien is het sturen van problemen van moduul 2, 3 naar moduul 2, 3 in de onderhavige gegevensverwerkingssysteem van grote betekenis, aangezien de afzonderlijke modulen 2, 3 relatief kleine gespecialiseerde eenheden voorstellen. Het is derhal- 8104891 -21- 22172/JF/mv ve, zoals de beschrijving toont, noodzakelijk, dat het systeem zowel in de apparatuur als in de programmatuur een homogene eenheid vormt, die echter, zoals eveneens getoond, onder handhaving van de homogene opbouw op willekeurige wijze zonder aanpassing kan worden uitgebreid.As can be seen from the foregoing, sending problems from module 2, 3 to module 2, 3 in the present data processing system is of great significance, since the individual modules 2, 3 represent relatively small specialized units. It is therefore necessary, as the description shows, for the system to form a homogeneous unit in the hardware as well as in the software, but, as also shown, while maintaining the homogeneous construction can be extended arbitrarily without modification.

# 8104891# 8104891

Claims (17)

1. Modulair opgebouwd decentraal gegevensverwerkingssysteem, met het kenmerk, dat een principieel willekeurig aantal zelfstandige ,gelijkgerechtig- 5 de_rekensystemen, die of als rekenmoduul (2) of als randmoduul (3) zijn gespecialiseerd, evenals een principieel willekeurig groot hoofdgeheugen (4) op een gemeenschappelijk , a-synchroon tweerichtingsbussysteem (1), bestaand uit een adresbus (12), een gegevensbus (13), een bus voor terug-meldingssignalen (14), alsmede een stuurbus (15) zijn aangesloten en dat 10 het hoofdbesturingssysteem van het gegevensverwerkingssysteem zo over de afzonderlijke rekenmodulen (2) en randmodulen (3) is verdeeld dat elk rekenmoduul (2) door het interpreteren van ten minste één programmeertaal zelfstandig gebruikers— en dienstverrichtingsprogramma's kan afwerken, terwijl de randmodulen (3) de optredende invoer- en uitvoeropdrachten en/ 15 of reeksen opdrachten zelfstandig uitvoeren, waarbij alle modulen (2, 3) onder elkaar kunnen communiceren.A modular decentralized data processing system, characterized in that a principally arbitrary number of independent equilibrium computing systems, which are specialized either as a calculation module (2) or as an edge module (3), as well as a principally arbitrary main memory (4) on a common, asynchronous two-way bus system (1), consisting of an address bus (12), a data bus (13), a bus for feedback signals (14), and a control bus (15) are connected and that the main operating system of the data processing system so divided between the individual calculation modules (2) and peripheral modules (3) that each calculation module (2) can independently interpret user and service provision programs by interpreting at least one programming language, while the peripheral modules (3) perform the input and output commands and / 15 or execute series of assignments independently, whereby all modules (2, 3) can communicate with each other. 2. Gegevensverwerkingssysteem volgens conclusie 1, met het kenmerk, dat de aansluiting van alle rekenmodulen (2) en alle randmodulen (3) op het gemeenschappelijke, a-synchrone tweerichtingsbussysteem (1) via telkens 20 een moduulaansluitorgaan (6), dat in een aktief deel (6a) en een passief deel (6b) is opgedeeld, zodanig geschiedt, dat het gemeenschappelijke bussysteem (1) en de plaatselijke bussen (20) van de rekenmodulen (2), alsmede van de randmodulen (3) een hiërarchie vormen, waardoor alle modulen (2, 3) principieel a-synchroon simultaan werken en dat het hoofd-25 geheugen (4) door middel van ten/minste één geheugenaansluitorgaan (11), dat slechts een passief deel bevat, op het bussysteem (1) is aangesloten.Data processing system according to claim 1, characterized in that the connection of all calculation modules (2) and all peripheral modules (3) to the common, asynchronous bi-directional bus system (1) via one module connection element (6), which is active part (6a) and a passive part (6b) is divided so that the common bus system (1) and the local buses (20) of the calculation modules (2) and of the peripheral modules (3) form a hierarchy, so that all modules (2, 3) operate in principle asynchronously simultaneously and that the main memory (4) is connected to the bus system (1) by means of at least one memory connector (11), which contains only one passive part . 3. Gegevensverwerkingssysteem volgens conclusie 1 en 2, met het kenmerk, dat alle moduulaansluitorganen (6) voor de aansluiting van rekenmodulen (2), alsmede randmodulen (3) op het bussysteem (1) gelijk zijn uitgevoerd.Data processing system according to Claims 1 and 2, characterized in that all module connection elements (6) for connecting calculation modules (2) and peripheral modules (3) to the bus system (1) are identical. 4. Gegevensverwerkingssysteem volgens conclusies 1 - 3, met het kenmerk, dat elk moduulaansluitorgaan (6) in het passieve deel (6b) ervan moduulregisters (36) omvat, die te zamen met het hoofdgeheugen (4) een gemeenschappelijke adresruimte vormen.Data processing system according to claims 1 to 3, characterized in that each module terminal (6) in the passive part (6b) thereof comprises module registers (36) which, together with the main memory (4), form a common address space. 5. Gegevensverwerkingssysteem volgens conlcusie 1 en 2, met het ken-35 merk, dat elk rekenmoduul (2) en elk randmoduul (3) door middel van het actieve deel (6a) van een moduulaansluitorgaan (6) de toegang tot de bus kan eisen, waarbij het verlenen van de bus om de beurt zodanig geschiedt, dat de toegang tot de bus steeds in dezelfde richting van mo- 8104891 I ' -23- 22172/JF/mv duul (2, 3) tot moduul (2, 3) aan die moduul (2, 3) wordt verder gericht, die de toegang tot de bus heeft geeist en het dichts bij de moduul (2, 3) ligt, die als laatste de toegang tot de bus had.Data processing system according to claim 1 and 2, characterized in that each calculation module (2) and each edge module (3) can demand access to the bus by means of the active part (6a) of a module connector (6). the bus being provided in turn in such a way that access to the bus is always in the same direction from mo- 8104891 I '-23-22172 / JF / mv duul (2, 3) to module (2, 3) the module (2, 3) which has required access to the bus and which is closest to the module (2, 3), which had last access to the bus, is directed further. 6. Gegevensverwerkingssysteem volgens conclusies 1 -5» met het kenmerk, 5 dat elke moduul (2, 3), die de toegang tot de bus bezit, deze na een overdrachtsproces automatisch weer ter beschikking stelt, waarbij in een overdragingsproces de kleinste in het systeem toelaatbare gegevenshoe-veelheid wordt overgedragen.Data processing system according to claims 1 - 5 », characterized in that each module (2, 3), which has access to the bus, makes it automatically available again after a transfer process, the smallest in the system being in a transfer process permissible data quantity is transferred. 7. Gegevensverwerkingssysteem volgens conclusies 1-6, met het kenmerk, 10 dat elke moduul (2, 3) door een vergrendeling van de bus het automatisch ter beschikking stellen van de toegang tot de bus kan verhinderen, zodat een uitsluitende toegang tot de bus van een moduul(2, 3) door middel van willekeurig veel overdragingsprocessen is te realiseren.Data processing system according to claims 1-6, characterized in that each module (2, 3) can prevent automatic provision of access to the bus by locking the bus, so that exclusive access to the bus from a module (2, 3) can be realized by any number of transfer processes. 8. Gegevensverwerkingssysteem volgens een of meer van de voorgaande 15 conlcusies, met het kenmerk, dat het hoofdbesturingssysteem zodanig over de modulen (2, 3) is verdeeld, dat in elke moduul (2, 3) slechts die delen zijn vervat, die de' functie van het moduul (2, 3) leveren en een eenvormige communicatie met de andere modulen (2, 3) zeker stellen.Data processing system according to one or more of the preceding 15 claims, characterized in that the main control system is distributed over the modules (2, 3) such that each module (2, 3) contains only those parts which function of the module (2, 3) and ensure uniform communication with the other modules (2, 3). 9. Gegevensverwerkingssysteem volgens een of meer van de voorgaande 20 conclusies, met het kenmerk, dat de modulen (2, 3) onder elkaar voor de afwerking van gebruikers- en/of diens tverrrichtingsprogramma’s opdrachten aan andere modulen (2, 3) met behulp van een opdrachtentaal verlenen, waarbij de opdracht een informatie bevat omtrent waar de voor de afwerking van de opdracht noodzakelijke gegevensstructuren zijn te vinden.Data processing system according to one or more of the preceding claims, characterized in that the modules (2, 3) mutually assign commands to other modules (2, 3) for the completion of user and / or its performance programs. grant an order language, in which the order contains information about where the data structures necessary for the completion of the order can be found. 10. Gegevensverwerkingssysteem volgens een of meer van de voorgaande conclusies, met het kenmerk, dat de communicatie van moduul (2,3) tot moduul (2, 3) uitsluitend door middel van in de gemeenschappelijke adresruimte beschikbare geheugencellen geschiedt.Data processing system according to one or more of the preceding claims, characterized in that the communication from module (2,3) to module (2, 3) takes place exclusively by means of memory cells available in the common address space. 11. Gegevensverwerkingssysteem volgens een of meer van de voorgaande 30 conlcusies, met het kenmerk, dat door het invoegen van verdere modulen (2, 3) het systeem zonder aanpassing van het hoofdbesturingssysteem additief is uit te breiden.Data processing system according to one or more of the preceding 30 claims, characterized in that the system can be added additive without modification of the main control system by inserting further modules (2, 3). 12. Gegevensverwerkingssysteem volgens een of meer van de voorgaande conclusies, met het kenmerk, dat het systeem door buskoppelorganen (90, 91) 35 in zelfstandige a-synchrone deelsystemen (88, 89) is onder te verdelen, welke alleen wanneer daaraan behoefte bestaat te zamen worden geschakeld, waarbij door het toevoegen van verschillende prioriteiten aan de deelsystemen (88, 89) een frustreren van het systeem wordt verhinderd en dat in 8104891 « ''*· v -24- 22172/JF/mv de buskoppelorganen (90, 91) een afbeelding van de adressen van de rekenmodulen (2), randmodulen (3) en hoofdgeheugens (4), die zich in het gekoppelde systeem bevinden, is opgeslagen.Data processing system according to one or more of the preceding claims, characterized in that the system can be subdivided into independent asynchronous subsystems (88, 89) by bus couplers (90, 91), which can only be used when needed. together, by adding different priorities to the subsystems (88, 89), frustration of the system is prevented and in 8104891 «'* * v -24- 22172 / JF / mv the bus couplers (90, 91 ) an image of the addresses of the calculation modules (2), peripheral modules (3) and main memories (4) contained in the linked system is stored. 13. Gegevensverwerkingssyteem volgens een of meer van de voorgaande 5 conclusies, met het kenmerk, dat bij het inschakelen van elke willekeurige systeeminrichting in het hoofdgeheugen (4) automatisch tabellen (110, 111, 112, 113) worden aangelegd, die een exacte afbeelding van de gemeenschappelijke systeeminrichting inhouden en onder elkaar zijn gekoppeld, waarbij het beginadres van de gekoppelde tabellen van elke moduul (2, 3) auto-10 matisch wordt mede gedeeld.Data processing system according to one or more of the preceding 5 claims, characterized in that tables (110, 111, 112, 113) are automatically created when each system device in the main memory (4) is switched on the common system device and are linked together, the initial address of the linked tables of each module (2, 3) being automatically communicated. 14. Gegevensverwerkingssysteem volgens een of meer van de voorgaande conclusies, met het kenmerk, dat elke rekenmoduul (2) meerdere gebruikers-en/of dienstverrichtingsprogramma’s in de tijd in elkaar verwikkeld,bewerkt .Data processing system according to one or more of the preceding claims, characterized in that each calculation module (2) processes several user and / or service provision programs interwoven in time. 15. Gegevensverwerkingssysteem volgens een of meer van de voorgaande conclusies, met het kenmerk, dat elke randmoduul (3) meerdere gelijksoortige randapparaten'(8) bestuurd,Data processing system according to one or more of the preceding claims, characterized in that each peripheral module (3) controls several similar peripheral devices (8), 16. Gegevensverwerkingssysteem volgens een of meer van de voorgaande conclusies, met het kenmerk, dat de op het bussysteem (1) aangesloten 20 rekenmodulen (2) en randmodulen (3) tot op hun speciale functies structureel gelijksoortig zijn uitgevoerd, zodat het hoofdbesturingssysteem van de afzonderlijke modulen (2, 3) in wezenlijke delen gelijksoortigheid ' bezitten.Data processing system according to one or more of the preceding claims, characterized in that the calculation modules (2) and peripheral modules (3) connected to the bus system (1) are structurally similar to their special functions, so that the main control system of the individual modules (2, 3) essentially have similarity. 25 Eindhoven, oktober 1981. 810489125 Eindhoven, October 1981.8104891