JPH11511297A - Ｅｅｐｒｏｍ半導体構造の製造方法 - Google Patents

Abstract

(57)【要約】 抵抗、薄膜トランジスタ、コンデンサおよびトランジスタを有するＥＥＰＲＯＭ半導体構造を製造するための方法であって、種々の構造を作るために個々の注入工程を利用し、またそれにより特に簡単に実行可能である方法に関する。

Description

【発明の詳細な説明】 ＥＥＰＲＯＭ半導体構造の製造方法 本発明は、抵抗、薄膜トランジスタ、コンデンサおよびトランジスタを有する ＥＥＰＲＯＭ半導体構造を製造するための方法に関する。 このような半導体構造ではしばしば、ＣＭＯＳ回路を使用する際に負の電圧が ｐ基板を有するチップの上でスイツチングされなければならず、その際に基板が 零電位に保たれなければならないという問題が生ずる。逆に、同じ問題は、正の 電圧がｎ基板の上でスイツチングされなければならないときに生ずる。 多くの応用ではこの問題は基板バイアス電圧の導入により解決できる。ｐ基板 を使用する際には基板電位が負の方向にずらされ、それによってＣＭＯＳインバ ータにおけるＮＭＯＳのドレインダイオードが基板にくらべて正にのみバイアス され、従ってまた阻止方向に作動させられる。その場合の欠点は追加的な負の基 板バイアス電圧によるより高いゲート酸化物の負荷である。ＮＭＯＳしきい電圧 、従ってまたドレイン電流のような電気的特性およびパフォーマンスは基板電圧 に関係している。さらに、負の電圧がチップ上で発生されなければならない。 基板の負の極性が許容されないならば、負の電圧をスイツチングするＮＭＯＳ トランジスタを絶縁されたｐウェルに置くことができる。絶縁は、ｐウェルを完 全に囲みまた等しい負のウェルバイアス電圧の際に基板に対して阻止されている より深いｎウェルにより達成される。ｎ基板を使用する際にはそれぞれ反対の導 電形が使用されなければならない。このような追加的な絶縁性のウェルの製造は 、高エネルギー注入を必要とするコストの高い全体プロセスに通ずる。 上記の問題が生ずる多くのプロセスでは、一般にトランジスタポリプレーンと ならんで追加的なポリプレーンおよびインターポリ誘電体の処理が行われる。典 型的にはここでアナログおよびメモリプロセスがあげられる。 本発明の課題は、負の電圧がｐ基板上で、または正の電圧がｎ基板上でスイツ チングされ得るＥＥＰＲＯＭ半導体構造を製造するための方法であって、特に簡 単でありまた少数のプロセス工程で実行可能である方法を提供することにある。 この課題は、本発明によれば、請求項１の特徴により解決される。有利な実施 態様は従属請求項に記載されている。 本発明の基本思想によれば、半導体基板の上の第１の部分範囲にはフィールド 酸化物層が、また第２の部分範囲にはゲート酸化物層が作られる。第１のポリシ リコン層の析出およびそれに続いてのパターニングによりフィールド酸化物の上 に抵抗、薄膜トランジスタ、ＥＥＰＲＯＭセルのメモリゲートまたは浮動ゲート およびコンデンサに対するシリコン範囲が作られる。その際にゲート酸化物の上 に同時にメモリトランジスタに対するシリコン構造が作られる。抵抗および薄膜 トランジスタに対するシリコン範囲はマスク技術により覆われ、またコンデンサ およびトランジスタに対するシリコン構造は導電形の原子およびイオンによりド ープされる。続いてマスクが除去され、また薄膜トランジスタ、コンデンサおよ びトランジスタのシリコン構造の範囲内でインターポリ誘電体の処理が行われ、 またその上に別の工程で第２のポリシリコン層が析出され、その際に同時にトラ ンジスタに対して第２のシリコン構造が作られる。その後に薄膜トランジスタお よびコンデンサがマスク技術により覆われ、また第２の注入によりトランジスタ の範囲内にＬＤＤ注入が実行され、また同時に抵抗がドープされる。その際に使 用されたマスクが除去され、抵抗の中央範囲内に新しいマスクが作られ、またこ のマスクを使用してソース／ドレイン注入のための第３の注入が同じ導電形のド ーピング原子またはイオンにより実行され、その際に同時にシリコン構造の外側 範囲が抵抗および薄膜トランジスタの範囲内でドープされる。このようにしてＥ ＥＰＲＯＭセルの本発明による全製造プロセスにより同時にアナログ抵抗、薄膜 トランジスタ、コンデンサおよびトランジスタが得られる。 ｎ基板を使用する際にはｐ導電形のドーピング原子またはイオンによる注入が 実行される。ｐ基板の場合にはｎ導電形のイオンまたは原子が注入の際に使用さ れなければならず、また反対の導電形のトランジスタおよびウェルが得られる。 別の利点は、薄膜トランジスタが殆ど追加的なマスク費用なしに従来通常のア ナログＣＭＯＳプロセスに統合できることにある。これはインターポリ誘電体お よび第１のポリシリコン層の厚みとＬＤＤ注入のドーピングとの適合により可能 である。 本発明による全プロセスで作られる薄膜トランジスタは厚い酸化物により基板 から絶縁されており、またトランジスタと共同してモディファイドＣＭＯＳイン バータとして作用する。この本発明により作られるインバータにより、負の電圧 をｐ基板を有するチップの上でスイツチングする可能性も生ずる。逆に、ｎ基板 を使用する際には、正の電圧をスイツチングする可能性も生ずる。このようにし て簡単に負のレベルに対する回路が、たとえば冒頭に記載した種類のより深い逆 の導電形にドープされたウェルの製造のような大きな費用なしに製造され得る（ 三重ウェルプロセス）。 本発明の別の実施態様では、対称的なＴＦＴインバータも構成できる。その際 に、ここに記載された従来通常のトランジスタは追加的な薄膜トランジスタの形 態でも製造されるであろう。 以下、図面により本発明をさらに説明する。図１ないし図５には種々の製造段 階におけるＥＥＰＲＯＭセル全体の構成の概要が示されている。 ｎ導電形のシリコン基板１の上に第１の部分範囲に厚い酸化物、この場合には フィールド酸化物２が成長させられ、または酸化により作られ、またそれに隣接 する別の部分範囲にゲート酸化物３が作られる。このパターニングはＬＯＣＯＳ 法により行われる。その上に第１のポリシリコン層が析出され、この第１のポリ シリコン層が続いて、フィールド酸化物２の上にポリシリコン構造４、５および ６が作られるようにパターニングされ、これらのポリシリコン構造からアナログ 抵抗、薄膜トランジスタおよびコンデンサが形成される。ゲート酸化物３の上に 、トランジスタを形成する役割をする構造が作られる。画成されたファーネス工 程によりこのポリシリコン層は良好な結晶構造にもたらされる。構造４、５、６ および７はすべて同一のポリシリコン層から作られる。 方法のすぐ次の工程は図２を参照して説明する。図２には、シリコン構造４お よび５の上に作られまた後続の注入の際にマスクとしての役割をするレジストマ スク８が示されている。矢印９はｎ⁺注入を示し、それによりシリコン構造６お よび７がｎドープされた構造６ａおよび７ａに移行させられる。下側のコンデン サ板としての役割をするドープされたシリコン構造６ａを作るためのこのホト技 術は標準プロセスにくらべて、集積されたＴＦＴ（薄膜トランジスタ）を有する 完成したＥＥＰＲＯＭを得るために補われなければならないほぼ唯一の工程であ る。 図３では、その後にレジストマスク８が除去され、また少なくとも１つのシリ コン構造５、６ａおよび７ａの範囲内に酸化物から成るインターポリ誘電体１４ 、１５および１６の処理が行われる。このプロセスの際に構造４の範囲内で処理 が行われることのある酸化物はその後のプロセスを乱さない。その上に第２のポ リシリコン層が析出され、また構造化される。これは本来のトランジスタポリレ ベルを形成し、また薄膜トランジスタの範囲内で、すなわちポリシリコン構造５ の中央範囲内に、両側で構造５の縁から間隔をおかれて構成されているポリシリ コン構造１０が生ずるように、析出される。コンデンサの範囲内には第２のポリ シリコン層が、少なくとも片側で下側構造６ａの一部分をそこに接続面が生ずる ように露出させる構造１１にもたらされる。構造１１の上側範囲は、両面をイン ターポリ誘電体１５により隔てられているコンデンサの第２の接続面を形成する 。トランジスタの範囲内には第２のポリシリコン層から構造１２および１３が形 成され、その際に構造１２の大きさはその下に位置しているｎ⁺ドープされた構 造７ａの大きさとほぼ合致している。 すぐ次の処理工程が図４に示されている。薄膜トランジスタおよびコンデンサ の範囲内に、すなわち第２のポリシリコンレベルの構造１０および１１の上に、 この範囲をｎ導電形のイオンまたは原子による後続のＬＤＤ注入に対して保護す るレジストマスク１７が作られる。この注入は矢印１８および１９により示され ている。その際に同時に抵抗のシリコン構造４が負にドープされ、またトランジ スタ７ａおよび１３の構造の間に平坦なこれらの構造を下支えする比較的弱くド ープされたＬＤＤ範囲２０、２１および２２が生ずる。 続く処理工程が図５に示されている。図４中に示されているレジストマスク１ ７が先ず除去され、また抵抗のシリコン構造４の中央範囲内に新しいレジストマ スク２３が作られる。 レジストマスク１７もソース／ドレイン注入に対して使用されるレジストマス クも標準的にＣＭＯＳプロセスで使用される。さらにそれに加えて、ｎウェル内 のｐ⁺注入に対する固有のホト技術がある。このｐ⁺Ｉ^zホト技術は、図面を見 易くするために示されていない。この場合、ここに示されている要素はホトレジ ストにより覆われている。 その後に矢印２７により示されているｎ導電形の電荷担体または原子によるソ ース／ドレイン注入が実行される。その際に同時に、最終的に両方の外側に位置 するｎ⁺ドープされた範囲４ａおよび４ｂとそれらの間に位置するｎ^-ドープされ た範囲４ｃとを有する抵抗が生ずるように、ｎ⁺ドープされた範囲４ａ、４ｂが 抵抗内に作られる。薄膜トランジスタでは同じ注入により外側に位置するｎ⁺ド ープされた範囲５ａおよび５ｃが作られ、これらの範囲は薄膜トランジスタの第 ２のポリシリコン層の構造１０の下に位置するドープされていない範囲５ｂを囲 んでいる。さらに、トランジスタの範囲内のソース／ドレイン注入の際にｎ⁺ド ープされたウェル２４、２５および２６が作られ、これらのウェルは一般に先に ＬＤＤ注入の際に作られた拡散領域２０、２１および２２よりも深い。ここでも 薄膜トランジスタおよび従来通常のトランジスタのソース／ドレイン接触部の同 時の自己整合された注入が行われる。すなわち、同じ注入により抵抗に対する端 子、薄膜トランジスタのドレインおよびＮＭＯＳトランジスタのｎ⁺ドレインの 注入が行われる。この方法で使用される３つの注入の各々に対してホト技術が必 要である。

Claims (1)

1. 【特許請求の範囲】 １．抵抗、薄膜トランジスタ、コンデンサ、メモリトランジスタおよびトランジ スタを有するＥＥＰＲＯＭ半導体構造を製造するための方法において、 第１の導電形の半導体基板（１）の上に第１の部分範囲にフィールド酸化物層 （２）が、また第２の部分範囲にゲート酸化物（３）が作られ、 第１のポリシリコン層の析出およびそれに続いての構造化によりフィールド酸 化物層（２）の上に抵抗、薄膜トランジスタおよびコンデンサに対するシリコン 構造（４、５、６）が、またゲート酸化物（３）の上にメモリトランジスタに対 するシリコン構造（７）が作られ、 抵抗および薄膜トランジスタに対するシリコン構造（４、５）がマスク技術に より覆われ、またコンデンサおよびメモリトランジスタに対するシリコン構造（ ６、７）が第２の導電形のドーピング物質によりドープされ、 マスクが除去され、また薄膜トランジスタ、コンデンサおよびメモリトランジ スタのシリコン構造（５、６ａ、７ａ）の範囲内にインターポリ誘電体（１４、 １５および１６）が、またその上に別の工程ポリシリコンが析出され、また構造 化され、その際にトランジスタに対する第２のシリコン構造（１３）が作られ、 薄膜トランジスタおよびコンデンサの範囲が別のマスク層により覆われ、また 第２の注入（１８、１９）によりメモリトランジスタおよびトランジスタの範囲 内にＬＤＤ注入が実行され、また同時にシリコン構造（４）が抵抗の範囲内でド ープされ、 先行して作られたマスクが除去され、抵抗の中央範囲（４ｃ）内に新しいマス クが作られ、またソース／ドレイン注入のための第３の注入が第２の導電形のド ーピング物質により実行され、その際に同時にシリコン構造（４、５）の外側範 囲（４ａ、４ｂ、５ａ、５ｂ）が抵抗および薄膜トランジスタの範囲内でドープ される ことを特徴とするＥＥＰＲＯＭ半導体構造の製造方法。 ２．ｎ導電形半導体基板が使用され、またｐ導電形のイオンまたは原子による注 入が実行されることを特徴とする請求項１記載の方法。 ３．インターポリ誘電体および第１のポリシリコン層の厚みがＬＤＤ注入のドー ピングと適合されることを特徴とする請求項１または２記載の方法。 ４．トランジスタが薄膜トランジスタの形態で製造されることを特徴とする請求 項１ないし３の１つに記載の方法。