MXPA94008676A - Un circuito y un metodo para generar una senal de salida retardada. - Google Patents

Abstract

La presente invencion brinda un circuito (10) y un metodo para proporcionar una senal de salida de retardo que es menos sensible a la variacion de alimentacion comparada con los circuitos convencionales, tiene una alta inmunidad al ruido, puede operarse a alta frecuencia y ocupa un area minima en el semiconductor. El retardo se proporciona, de acuerdo a la presente invencion, para controlar por separado las corrientes de descarga de un capacitor (26) antes y despues de alcanzarse la tension del punto de disparo de un inversor de salida (16) del circuito (10). El intervalo de retardo se determina en principio, por medio del valor del capacitor, la diferencia de tension entre la alimentacion y el punto de disparo del inversor de salida, y la primer corriente de descarga, fijada por un resistor (24) en serie con un transistor (34). La segunda corriente de descarga se fija por medio de una llave (36) que tiene una serie de transistores (38, 40).

Description

"UN CIRCUITO Y UN METODO PARA GENERAR UNA SEÑAL DE SALIDA RETARDADA" CESlOHÍ^Rll\: MOTO OLA , INC. , SOCIEDAD DE NACIONALIDAD NORTEAMERICANA, CON DOMICILIO EN: 1303 F AS T ALGOMQUIN ROAD, SCHAUMBURG, ILLINOIS 60196 , E . U . A . INVENTOR: JEANNIE HAN OSIEC, CIUDADANO DE LOS ESTADOS UNIDOS DE AMERICA, CON DOMICILIO EN: 1023 DUXBURY LAÑE, SCHAUMBURG, ILLINOIS 60193, E . U . A .

R E S U V\ í H La presente invención brinda un circuito ( 10) y un méto_ do para proporcionar una seña.l de sal ida de retardo que es me - nos sensible a la variación de al imentación comparada con los circuitos convenc onales, tiene una a] ta inmunidad al ruido , puede operarse a aMa frecuencia y ocupa un área mínima en el semiconductor. El retardo se proporciona, de acuerdo a la presente invención, para contro]ar por separado las corrientes de descarga de un capacitor (26) antes y después de alcanzarse la tensión del punto de disparo de un inversor de sal ida ( 16) del circuito ( 10) . El intervalo de retardo se determina en princi pio, por medio del valor del capacitor, la di ferencia de tensión entre la al imentación y el punto de disparo del inversor de sal i_ da , y la primer corriente de descarqa , fijada ñor un resistor (.24) en serie con un transistor (34) . La sequnda corriente de descarga se fija por medio de una l lave (36) que tiene una serie de transistores (38; 40) .

CIRCUITO Y METODO PARA GENERAR UNA SEÑAL DE SALIDA RETARDADA Campo de la Invención La presente invención se refiere en términos generales a los circuitos de retardo y más particularmente a un circuito y método para generar una señal de salida que es una señal de entrada retardada.

Antecedentes de la Invención Los elementos de retardo se usan frecuentemente en diseños de circuitos para la formación de pulsos, sincronización y control de temporización . Como las técnicas de fabricación de los dispositivos han llevado los retardos de compuerta al rango de los picosegundos , el método convencional de enlazar muchos inversores en serie para obtener un retardo de la señal controlada se ha hecho impráctico. Vale decir, el número de inversores requerido para generar el retardo es costoso y ocupará un espacio valioso en el substrato semiconductor.

Los capacitores ó las combinaciones de resistor y capacitor se han introducido en la cadena de inversores para incrementar el retardo de señal a través de cada inversor. Sin embargo, la inmunidad al ruido de un inversor se reducirá con la capacidad adicional. Vale decir, la tensión de la señal de entrada del inversor cruzará el punto de disparo a un valor más lento, haciendo que el tiempo de retardo total a través del elemento de retardo sea sensible al ruido.

Además, dado que los tiempos de carga y descarga simétricos del capacitor , la frecuencia de operación más alta de estos elementos de retardo disminuye con el doble del valor a medida que se incrementa el tiempo de retardo.

Para mejorar la inmunidad del ruido del camino de retardo, los inversores en el camino de retardo se reemplazan a menudo por disparadores de Schmitt para evitar una conmutación indeseable. Sin embargo, los disparadores de Schmitt en el camino de retardo aumentan la sensibilidad del tiempo de retardo para proporcionar una variación de nivel y reducir la frecuencia de operación.

En forma similar, existe una necesidad de proporcionar un elemento de retardo que sea menos sensible a la variación de alimentación, que tenga una más alta inmunidad al ruido, que se pueda operar a alta frecuencia, y que consuma un área mínima para el retardo deseado de la señal .

Breve Descripción de los Dibujos La FIGURA 1 es un diagrama del circuito de retardo acuerdo a la presente invención.

La FIGURA 2 es un gráfico de las tensiones de entrada y salida del circuito de la FIGURA 1 en función del tiempo.

La FIGURA 3 es un diagrama de flujo de un método generar una señal de acuerdo con la presente invención.

La FIGURA 4 es un diagrama del circuito de una disposición alternativa de uri circuito de retardo de acuerdo con la presente invención.

Descripción de la Disposición Preferida La presente invención proporciona un circuito y un método para suministrar una señal de salida retardada que es menos sensible a la variación de alimentación comparada con los circuitos convencionales, tiene una alta inmunidad al ruido, se puede operar a alta frecuencia y ocupa un área mínima en el semiconductor.

El retardo se brinda de acuerdo a la presente invención, controlando separadamente las descargas de corriente de un capacitor antes y después que se alcanzó la tensión de disparo de un inversor de salida del circuito, y la primera corriente de descarga que se fija por medio de un resistor en serie con un transistor. La segunda corriente de descarga se fija por medio de una llave que tiene una serie de transistores.

El tiempo de retardo se puede graduar fácilmente ajustando los valores del capacitor y del resistor. La inmunidad al ruido de este elemento de retardo se mejora notablemente por medio del empleo de la señal de realimentación para descargar drásticamente la tensión del capacitor a través del segundo camino de la corriente de descarga cuando el inversor de salida está cerca del punto de disparo. Finalmente, la operación de alta frecuencia del elemento de retardo se logra a través de la separación de los caminos de corriente de carga y descarga, y permitiendo por lo tanto un rápido reseteado del elemnto de retardo.

La presente invención se puede describir en una forma más completa en referencia a las FIGURAS 1-3.

La FIGURA 1 ilustra un circuito de retardo de acuerdo a la presente invención. En particular, el circuito de retardo 10 recibe una señal de entrada en una entrada 12 y genera una señal de salida a una salida 14. El circuito de retardo 10 también incluye un inversor 16 que tiene una entrada 18 y una salida 20 conectada a la salida del circuito 14.

El circuito también incluye un elemento de retardo 22. El elemento de retardo 22 emplea preferiblemente una red resisitiva-capacitiva (RC) que tiene un resistor 24 y un capacitor 26 conectado a un nodo 28 a una salida de inversor 18. El elemento de retardo 22 generalmente fija el tiempo de retardo a través del circuito de retardo 10.

Una etapa de entrada 30 se acopla para recibir una señal de entrada a la entrada 12. La etapa de entrada 30 consiste en un transistor 32 conectado a un capacitor 26 en un nodo 28 en la etapa de retardo 22. El transistor 32 tiene un electrodo de control y un camino de conductividad controlable entre un primer potencial (vcc) y un nodo 28.

La etapa de entrada también incluye un transistor 34 conectado al resistor 24 en la etapa de retardo 22 y conectado a un segundo potencial (G D=TIERRA en inglés) . El transistor 34 actúa como un elemento de descarga y tiene un electrodo de control conectado para recibir la señal de entrada para controlar un primer camino de descarga para descargar el capacitor 26 a través del resistor 24. La función del resistor 24 se puede implementar graduando la conductividad del transistor 34.

Sin embargo, en un circuito integrado, el área de la pastilla reservada por un resistor separado al implementar el elemento de retardo de la presente invención. Finalmente, un elemento conmutador 36 que se conecta para recibir la señal de entrada desde una entrada 12 y la señal de salida desde una salida 14 para producir un segundo camino de descarga. El elemento de conmutación 36 consiste en dos llaves conectadas en serie. Las llaves son preferiblemente transistores pero se puede usar cualquier dispositivo que se pueda controlar para proporcionar un camino de corriente. Una primera llave, el transistor 38 está en serie con el nodo 28 de la etapa de retardo 22 y la segunda llave, el transistor 40, y se conecta para recibir una señal de salida 14. El transistor 40 está en serie con el transistor 38 y el potencial de tierra donde el potencial del capacitor 26 va a descargarse, y se conecta para recibir la señal de entrada a la entrada 12.

La disposición particular de los dos transistores asegura una rápida conmutación' del elemento de conmutación 36. Aunque la disposición preferida describe transistores OS en todo el circuito, se comprenderá que también se pueden usar transistores bipolares. En forma similar, la polaridad de la señal de entrada y de salida, y por ende, el tipo de transistor (por ejemplo, los de tipo de canal para un transistor MOS) empleado en el circuito se pueden revertir dentro del alcance de la presente invención.

Habiendo descripto la estructura del circuito en referencia a la FIGURA 1, la operación del circuito se describirá en detalle en referencia a la FIGURA 2. La FIGURA 2 ilustra un diagrama de temporización que muestra una señal de entrada, la tensión del capacitor en el nodo 28 y la señal de salida generada en el nodo 14 de la FIGURA 1. En el tiempo tO, la señal de entrada es baja, y el capacitor 26 se carga a pleno a la tensión Vcc por medio del transistor 32.

Se ilustra una tensión de cinco volts de Vcc pero, como se comprenderá, se puede usar cualquier otra tensión de alimentación. En el tiempo ti, la señal de entrada se aumenta, inhabilitando el transistor 32 y habilitando el transistor 34 y el transistor '40. Entre el tiempo ti y el tiempo t2, la tensión en el capacitor 26 en el nodo 28 disminuye a un primer valor de fijación por medio del camino de corriente de descarga formado por el transistor 34 y el resistor 24. El inversor de salida 16 entrega la señal de salida a la salida 14 en respuesta a la tensión decreciente del capacitor al primer valor, hasta que la señal de salida alcance el umbral del transistor 38 del elemento conmutador 36, y por ende, habilitando el transistor 38 en el tiempo 12 para formar el segundo camino de corriente de descarga con el transistor 40. Desde el tiempo 12 al 13, la tensión del capacitor en el nodo 28 descarga a un segundo valor debido a la corriente de descarga adicional proporcionada por el segundo camino de corriente de descarga a través de la llave 36.

En la disposición preferida, la conductancia del segundo camino de corriente de descarga es mucho mayor que aquel del primer camino de la corriente de descarga, forzando al segundo valor de descarga a que sea mucho mayor comparado con el primer valor de descarga .

El segundo camino de la corriente de descarga fuerza a la tensión de entrada en el inversor a viajar rápidamente por el punto de disparo del inversor, evitando que el ruido perturbe el tiempo total a través del elemento de retardo 10. En el tiempo 14, la señal de entrada se disminuye nuevamente, inhabili ando los transistores 34 y 40 para abrir los caminos de la corriente de descarga primero y segundo, y habilitando al transistor 32. La tensión del capacitor en el nodo 28 se lleva rápidamente a la tensión Vcc a un tercer valor por medio del transistor 32 entre el tiempo 14 y 15. El elemento de retardo se dice que está listo para recibir otro cambio de estado en la entrada 12 luego del tiempo 15.

Volviendo ahora a la FIGURA 3, un diagrama de flujo ilustra un método de acuerdo a la invención para proporcionar un elemento de retardo.

En un primer paso 50, el elemento de retardo ó un dispositivo que incorpora un elemento de retardo que se sumimnistra con la alimentación. En el paso 52, se brinda un camino de corriente y un capacitor ú otro dispositivo para mantener la carga se carga a través de un camino de carga. De preferencia, un camino de corriente se suministra cuando una primera señal de entrada se recibe, por ejemplo una señal de entrada baja. La polaridad de las señales de entrada se usa para el ejemplo, pero como se comprenderá, se pueden usar polaridades inversas que están dentro del alcance de la presente invención.

En el paso 54, se determina el estado de la señal de entrada. Si no ha tenido lugar un cambio de estado de la señal de entrada , el circuito continuará cargándose el capacitor en el paso 52. Sin embargo, si un cambio de estado ha tenido lugar y una señal de entrada baja se ha recibido, se proporciona un primer camino de descarga. De preferencia, el primer camino de descarga es un camino de conductividad controlable.

En forma concordante, se puede establecer un primer valor de descarga del capacitor en el paso 56. En el paso 58, la carga del capacitor se monitorea para determinar si la carga ha caído por debajo de un valor predeterminado. Si la carga no ha caído por debajo de un valor predeterminado, sólo hay un primer camino de descarga en el paso 56. Sin embargo, si la carga del capacitor ha caído por debajo de un valor predeterminado, un segundo camino de descarga se puede suministrar en el paso 60.

De preferencia, el segundo camino de descarga se suministra además del primer camino de descarga. Además, el segundo camino de descarga tiene una baja resistencia y proporciona una rápida descarga del capacitor, Los caminos de descarga se suministran hasta que se recibe una señal de entrada baja en el paso 62, en cuyo tiempo los caminos de descarga se abren en el paso 64 y el capacitor se carga a través del camino de carga en el paso 52.

Volviendo ahora a la FIGURA 4, se ilustra una disposición alternativa de la presente invención. El circuito descripto en la FIGURA 1 suminsitra un control de la duración del retardo para el borde elevado de la entrada, la corriente de carga se puede controlar por separado antes y después que la tensión del punto de disparo de un inversor de salida del circuito se haya alcanzado para proporcionar un mayor control de retardo del borde inferior de la entrada dentro del alcance de la presente invención. Las corrientes de carga antes y después de la tensión de disparo de un inversor de salida del circuito que se hayan alcanzado pueden cargar el capacitor a un tercer y cuarto valor.

La carga de capacitor 26 se puede controlar a un tercer valor a través de insertar un resistor 70 en el camino de la conductividad controlable enere el transistor 32 y el capacitor 28. Además, una segunda llave 72 que tiene los transistores 74 y 76 se puede agregar para proporcionar un segundo camino para cargar el capacitor 26.

El electrodo de control del transistor 76 se conecta a la señal de salida. El electrodo de control del transistor 74 se conecta para recibir la señal de salida. La inmunidad al ruido del elemento de retardo se retendrá en el cuarto valor de carga y es lo suficientemente alto como para que la tensión atraviece más fácilmente el punto de disparo del inversor.

En resumen, la presente invención proporciona un circuito de retardo y un método para generar una señal de saliad. El circuito resultante es adecuado para una aplicación de alta velocidad, bajo ruido y retardo constante y constituye una solución para el tema del área para un dado retardo de señal para una aplicación de circuito integrado. La ventaja de esta invención se brinda por medio de dos caminos de corriente de descarga operados secuencialmente por el elemento de retardo. El tiempo de retardo se fija por medio del camino de descarga lento que tiene un resistor limitador de corriente, y la inmunidad al ruido de circuito se logra por medio del camino de corriente de descarga que se controla a través de una señal de realimentación que es la salida del elemento de retardo. Este elemento de retardo se puede operar a alta velocidad debido a los caminos de corriente de carga y descarga separados por el elemento de retardo, proporcionando una señal de tiempo de retardo a través del elemento de retardo a través de los caminos de corriente de descarga, y un rápido reajuste del elemento de retardo a través del camino de corriente de carga.

Claims (10)

REIVINDICACIONES

1. Un elemento de retardo que tiene una entrada para recibir una señal de entrada y una salida para generar una señal de salida; dicho elemento de retardo se caracteriza por : un capacitor (26) ; un inversor (16) conectado a dicho capacitor en un primer nodo (28) ; un primer camino (32) entre un primer potencial y dicho primer nodo para cargar dicho capacitor; un segundo camino (24; 34) entre dicho primer nodo y un segundo potencial para descargar dicho capacitor; y un tercer camino (38; 40) entre dicho primer nodo y dicho segundo potencial para descargar dicho capacitor.

2. El elemento de retardo de acuerdo a la reivindicación 1 donde dicho primer camino se caracteriza por un primer transistor (32) que tiene un electrodo de control conectado para recibir dicha señal de entrada (12) y un camino de conductividad controlable entre un primer potencial y dicho primer nodo.

3. El elemento de ' retardo de acuerdo con la reivindicación 2 donde dicho primer camino se caracteriza además por un resistor (70) conectado en serie con dicho primer transistor para cargar dicho capacitor a un primer valor de carga.

4. El elemento de retardo de acuerdo con la reivindicación 1 donde dicho segundo camino se caracteriza por un resistor (24) y un segundo transistor (34) para descargar dicho capacitor a un primer valor de descarga, dicho transistor tiene un electrodo de control conectado para recibir dicha señal de entrada y un camino de conductividad controlable en serie con dicho resistor para proporcionar un camnio desde dicho capacitor a dicho segundo potencial .

5. El elemento de retardo de acuerdo a la reivindicación 1 donde dicho tercer camino se caracteriza por un tercer transistor (38) y un cuarto transisitor (40) que tienen cada uno un electrodo de control y un camino de conductividad controlable; dicho electrodo de control de dicho tercer transisitor se conecta para recibir dicha señal de salida y dicho electrodo de control de dicho cuarto transistor que se conecta para recibir dicha señal de entrada.

6. El elemento de retardo de acuerdo a la reivindicación 1 se caracteriza además por un cuarto camino entre un primer potencial y dicho primer nodo para cargar dicho capacitor a un segundo valor de carga, donde dicho cuarto camino comprende un segundo dispositivo de conmutación conectado para recibir dicha señal de salida y adaptado para suministrar un camino entre dicho capacitor y dicho primer potencial .

7. El elemento de retardo de acuerdo a la reivindicación 6 donde dicho segundo dispositivo conmutador se caracteriza por un quinto transisitor (74) y un sexto transistor (76) cada uno de los cuales tiene un electrodo de control y un camino de conductividad controlable; dicho electrodo de control de dicho quinto transistor se conecta para recibir dicha señal de salida y dicho electrodo de control de dicho sexto transistor se conecta para recibir dicha señal de entrada.

8. Un elemento de retardo que tiene una entrada para recibir una señal de entrada y una salida para generar una señal de salida; dicho elemento de retardo se caracteriza por: un resistor (24) ; un capacitor (26) conectado a dicho resistor en un primer nodo; un inversor (16) que tiene una entrada conectada a dicho resistor y capacitor en dicho primer nodo y una salida conectada a dicha salida del elemento de retardo; un primer transistor (34) que tiene un electrodo de control conectado para recibir dicha señal de entrada y un camino de conductividad controlable entre un primer potencial y dicho primer nodo para cargar dicho capacitor; un segundo transistor (40) conectado para recibir dicha señal de entrada y que tiene un camino de conductividad controlable conectado entre dicho resistor y dicho segundo potencial para proporcionar un primer camino para descragra dicho capacitor; y una llave (38) conectada para recibir dicha señal de salida para brindar un segundo camino para descargar dicho capacitor a un segundo valor.

9. Un método para generar una salida retardada caracterizada por los pasos de: cargar un elemento de retardo (52) ,- recibir una señal de entrada en un primer estado (54) para proporcionar un primer camino para descargar el elemento de retardo (56); generar una señal de realimentación (58) para proporcionar un segundo camino para descargar el elemento de retardo (60) ; y recibir una señal de entrada en un segundo estado para cargar el elemento de retardo (62) .

10. Un método para generar una salida retardada caracterizada por los pasos de: cargar un capacitor a un primer valor (52) por medio de un primer camino para cargar el capacitor; recibir una señal de entrada en un primer estado (54) para abrir el primer camino para cargar el capacitor y proporcionar un primer camino para descargar el capacitor a un segundo valor (56) ; generar una señal de realimentación (58) para proporcionar un segundo .camino para descargar el capacitor a un tercer valor luego que la carga en el capacitor ha alcanzado una tensión predeterminada (60) ; y recibir una señal de entrada en un segundo estado (62) para abrir los caminos primero y segundo para descargar el capacitor y cerrar el primer camino para cargar el capacitor (64) . En testimonio de lo cual firmo la presente en esta Ciudad de México, Distrito Federal , a los ocho días del mes de noviembre de mil novecientos noventa y cuatro. Por MOTOROLA, INC. .