LU87146A1 - Breitbandsignal-koppeleinrichtung - Google Patents

Description

83/B 52 732 ’ ’J ^ L f| GRAND-DUCHÉ DE LUXEMBOURG -r-yS—Λ .....1................i.................f ^ ·· Λ,·ΓΤ^εΡ^ηΟ 1 \

Monsieur le Miastre Dü > 1 * du..........2,9........£é..vr.ï.SX........1...9..8 8 de l’Économie ettdes Class^îyloy^qjï^ \ T*, j , zSESS Service de la Pronriétôl^eÜycîuelle-«*-4

_Z_ LUXEMB OURà^-r^ \ ||çhmJ

Demande de Brevet d’invention -----------------------------------------------------------------------------------------------------------(1) I. Requête ...........La......aQ..G.i.é.t.é......dit.Q..S........S IEMEMS......ÄKTIEH.GESELLSCHAFT BERLIN und______ ( 2) ...........MÜNCHEN, Wittelsbacher......Platz 2, D-8000 MÜNCHEN........(République_______________ Fédérale d1Al1emagne)/représentée par Mon sleur Jacque s de Mîiyser, agissant en qualité......le mandataire..................................... ...............................^ dépose(nt)ce..............vingt-neuf.......février 1900 quatre-vingt huit________________ ( 4) à.............1.5..................heures, au Ministère de l’Économie et des Classes Moyennes, à Luxembourg: 1. la présente requête pour l’obtention d’un brevet d’invention concernant: ....................Breitbandsiqnal-Koppeleinrichtunq. "_________________________________________ ( 5) 2. la description en langue..........âl lsniande_____________________________________________de l’invention en trois exemplaires; 3. - .3.................................... planches de dessin, en trois exemplaires;· 4. la quittance des taxes versées au Bureau de l’Enregistrement à Luxembourg, le 26 février 1988 ; 5. la délégation de pouvoir, datée de____________________________________________________________________________________ le___________________________________; 6. le document d’ayant cause (autorisation); déclare(nt) en assumant la responsabilité de cette déclaration, que Î’(es) inventeur(s) est (sont): ( 6) ............- Dr.........Ruediqer Hofmann, Fürstenfelder Weg 12,____________________________ .......................D-803-1.......GILCHING........(République Fédérale d'Allemagne)____________ revendique(nt) pour la susdite demande de brevet la priorité d’une (des) demande(s) de ( 7) ..........brevet_________________________________________________________________________________________________________________ déposée(s) en (8) République.....Fédéra ..ri 'Rl l prrwgn le (9).................1.4.......octobre.......1,9,8.,,7.......................................................................____________________________________________________________________________________________________________________ sous le N° (10)........P..3...7..3..4..8.22...«..l...............................................................................................................................................................................................................................

au nom de (11) la.....déposante...............................................................................................................................................·....____________________________________________________________________________ élit(élisent) domicile pour lui (elle) et, si désigné, pour son mandataire, à Luxembourg .................................................................

......35 boulevard......Royal................................................................................................................................................................................................................... (12) sollicite(nt) la délivrance d’un brevet d’invention pour l’objet décrit et représenté dans les annexes susmentionnées, avec ajournement de cette délivrance à____________________L............................................................................................................................................................... mois. (13)

Le-dépOsaulAmandataire :.................................................................................................................................................................................................................................................................. (14) ( LA—Π. Procès-verbal de Dépôt

La susdite^ emande de brevet d’invention a été déposée au Ministère de l’Économie et des Classes Moyennes, Service de la Propriété IntelJjBetBeôe^Luxeinbourg, en date du: 29 février 1988 /\v» .....·%Λ / i £·Λ Pr. le Ministre de l'Économie et des Classes Moyennes, à 1.5________________heure/ £ jL^. d.

IJ II Le chef du serviere la^ropriété intellectuelle, \> 'Sf ^ A68007____f/\_ EXPLICATIONS RELATIVES AU FORMOfcMREDMHtPOT. !/ (1) s’il y a lieu "Demande de certificat d’addition au brevet principal, à la demande de brevet principal No............ du......,.....”-(2) inscrire les nom, prénom, profession, adresse du demandeur, lorsque celui-ci est un particulier ou les dénomination sociale, forme juridique, adresse du siège social, lorsque le demandeur est une personne morale - (3) inscrire les nom, prénom, adresse du mandataire agréé, conseil en propriété industrielle, muni d'un pouvoir spécial, s’il y a lieu: "représente par............agissant en qualité de mandataire" • ^ 88/B 52 732

BEANSPRUCHUNG DER PRIORITÄT

♦ der Patent/Gbm. - Anmeldung ln:der BUNDESREPUBLIK DEUTSCHLAND Vom: 14. OKTOBER 1987 _(Nr. P3734822.1 )_

PATENTANMELDUNG

in

Luxemburg

Anmelder: Siemens Aktiengesellschaft Berlin und München : * 8000 MÜNCHEN (Bundesrepublik Deutschland)

Betr. : "Breitbandsignal-Koppeleinrichtung. " •·ι Λ

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‘ t i i ! i ! Siemens Aktiengesellschaft

Berlin und München 5

Breitbandsignal-Koppeleinrichtung

Neuere Entwicklungen der Fernmeldetechnik führen zu diensteintegrierenden Nachrichtenübertragungs- u. -Vermittlungssystemen für Schmalband- und Breitband-Kommunikationsdienste, die als Übertragungsmedium im Bereich der Teilnehmeranschlußleitungen Lichtwellenleiter vorsehen, über die sowohl die Schmalbandkommunikationsdienste, wie insbesondere 64-kbit/s-Digital-Telefonie, als auch Breitbandkommunikationsdienste, wie insbe-sondere 140-Mbit/s-Bildtelefonie, geführt werden, wobei aber in den Vermittlungsstellen (vorzugsweise gemeinsame Steuereinrichtungen aufweisende) Schmalbandsignal-Koppeleinrichtungen und Breitbandsignal-Koppeleinrichtungen nebeneinander vorgesehen sind (DE-PS 24 21 002).

20

Im Zusammenhang mit einer Breitbandsignal-Zeitmultiplex-Koppeleinrichtung, deren Koppelpunkte im Zeitmultiplex jeweils für eine Mehrzahl von Verbindungen genutzt werden, ist es bekannt, jeweils zwei Leitungen mit Hilfe eines Gatterel'ements zu ver-binden, das von einer als bistabiles D-Kippglied ausgebildeten, koppelpunktindividuellen Speicherzelle ein- und ausgeschaltet wird, wobei diese koppelpunktindividuelle Speicherzelle, deren Clock-Eingang ein entsprechendes Taktsignal zugeführt wird, in nur einer Koordinatenrichtung, und zwar an ihrem D-Eingang, an-3Q gesteuert wird (Pfannschmidt: "Arbeitsgeschwindigkeitsgrenzen von Koppelnetzwerken für Breitband-Digitalsignale", Diss., Braunschweig 1978, Bild 6.7, ferner Bild 6.4). In Anbetracht eines bei einer Bitrate von 140 Mbit/s erreichbaren Zeitmultiplex-faktors von etwa 4 bis 8 und der dabei erforderlichen aufwendigen 35 Schaltungstechnologie werden derzeit allerdings zur Vermittlung von Breitbandsignalen reine Raumkoppeleinrichtungen bevorzugt, in denen die über die einzelnen Koppelpunkte durchgeschalteten

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l « - 2 - 1 Verbindungen allein räumlich voneinander getrennt sind.

Eine reine Breitbandsignal-Raumkoppelanordnung kann als eine mit Eingangsverstärkern und Ausgangsverstärkern versehene Koppel-5 punktmatrix in C-MOS-Technik ausgebildet sein, in deren Koppelpunkten die Koppelelemente jeweils von einer decodergesteuerten, koppelpunktindividuellen Halte-Speicherzelle gesteuert werden, wobei die Koppelelemente jeweils als C-MOS-Transfergate (C-MOS-Transmissionsgate) ausgebildet sind (ISS184 Conference Papers 10 23C1, Fig.9)î die koppelpunktindividuellen Halte-Speicherzellen eines reinen Raumkoppelvielfachs können von einem Zeilendecoder und von einem Spaltendecoder her jeweils über eine zeilen- bzw. spaltenindividuelle Ansteuerleitung in zwei Koordinaten angesteuert werden (Pfannschmidt, a.a.O., Bild 6.4).

15

In einer Breitbandsignal-Raumkoppeleinrichtung mit einer Koppelpunktmatrix in FET-Technik können die Koppelelemente mit mit der Drain-Source-Strecke zwischen einer Matrix-Eingangsleitung und einer Matrix-Ausgangsleitung liegenden n-Kanal-Transistoren 20 (s.a. ISS'84 Conf.Papers 31.C.3, Fig.12) gebildet sein, die je weils von einer durch zwei Ansteuerdecoder in zwei Koordinaten angesteuerten, koppelpunktindividuellen Speicherzelle mit zwei kreuzgekoppelten Inverterschaltungen gesteuert werden, deren eine eingangsseitig mit dem zugehörigen invertierenden Decoderausgang 25 des einen Ansteuerdecoders über einen ersten n-Kanal-Transistor verbunden ist und deren andere eingangsseitig mit dem zugehörigen nichtinvertierenden Decoderausgang desselben Ansteuerdecoders über einen zweiten n-Kanal-Transistor verbunden ist, wobei _ beide jv-Kanal-Transistorjao, ihrerseits an ihrer Steuerelektrode 30 mit dem Ausgangssignal des zugehörigen Decoderausgangs des anderen Ansteuerdecoders beaufschlagt sind (Rev. ECL 25(1977)1-2, 43...51, Fig.l; IEEE J. of Solid-State Circuits SC-9(1974)3, 142 ...147, Fig.l(a)$ Electronics and Communications in Japan, 53-A(1970)10, 54...62, Fig.5(b)j EP-A-0 073 920, FIG 4).

35 Jedes Umsteuern (Umschreiben) einer solchen bekannten Speicherzelle erfordert das Einprägen eines Schreibstromes bestimmter Größe für eine bestimmte Zeit, was entsprechende Schreibverlustleistungen und Umschreibdauern mit sich bringt.

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A

- 3 - 1 Die Erfindung stellt sich demgegenüber die Aufgabe, einen Weg aufzuzeigen, wie in einer Breitband-Koppeleinrichtung die einzelnen koppelpunktindividuellen Speicherzellen in einer besonders zweckmäßigen, mit geringen Schreibverlustleistungen und kurzen 5 Umschaltzeiten verbundenen Weise realisiert werden können.

Die Erfindung betrifft eine Breitbandsignal-Koppeleinrichtung mit einer Koppelpunktmatrix in FET-Technik, deren Koppelelemente von in zwei Koordinaten angesteuerten, koppelpunktindividuellen 10 Halte-Speicherzellen gesteuert werden, die jeweils mit zwei kreuz-gekoppelten MOS-Inverterschaltungen gebildet sind, deren eine eingangsseitig mit einer das nichtinvertierte Ansteuersignal der einen Ansteuerrichtung führenden Ansteuerleitung über einen ersten Ansteuertransistor verbunden ist und deren andere eingangs-15 seitig mit einer das invertierte Ansteuersignal derselben Ansteuerrichtung führenden Ansteuerleitung über einen zweiten Ansteuertransistor verbunden ist, wobei beide Ansteuertransistoren ihrerseits an ihrer Steuerelektrode mit dem zugehörigen Ansteuersignal der anderen Ansteuerrichtung beaufschlagt sind; diese Raum-20 koppeleinrichtung ist erfindungsgemäß dadurch gekennzeichnet, daß zwischen die beiden C-MOS-Inverterschaltung-Transistoren des einen Kanaltyps und die zugehörige Speisepotentialquelle - bzw. zwischen die beiden Lasttransistoren der beiden kreuzgekoppelten n-Kanal-Inverterschaltungen und die zugehörige Speise- 25 potentialquelle - ein zusätzlicher Lasttransistor des gleichen

Kanaltyps eingefügt ist, dessen Steuerelektrode mit der das nichtinvertierte - bzw. das invertierte - Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung verbünd eruist,_und/oder 30 daß zwischen die beiden C-MOS-Inverterschaltung-Transistoren des anderen Kanaltyps und die zugehörige Speisepotentialquelle - bzw. zwischen die beiden Treibertransistoren der beiden kreuz-gekoppelten n-Kanal-Inverterschaltungen und die zugehörige Speisepotentialquelle - ein zusätzlicher Treibertransistor des glei- 35 chen Kanaltyps eingefügt ist, dessen Steuerelektrode mit einer das invertierte Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung verbunden ist.

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» - A - 1 Die Erfindung bringt den Vorteil mit sich, in einer Koppelpunktmatrix vorgesehene, jeweils in zwei Koordinatenrichtungen anzusteuernde koppelpunktindividuelle Halte-Speicherzellen in den Ansteuerphasen stromlos machen und somit sonst auftretende Ver-5 lustleistungen vermeiden zu können·, zugleich sind damit besonders kurze Umsteuerzeiten verbunden.

In weiterer Ausgestaltung der Erfindung können die Ansteuertransistoren und der zusätzliche Lasttransistor vom entgegen-10 gesetzten Kanaltyp sein, wobei die Ansteuertransistoren an ihrer Steuerelektrode ebenfalls mit dem nichtinvertierten Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung beaufschlagt sind. In anderer Ausgestaltung der Erfindung können die Ansteuertransistoren und der zusätzliche Treibertransistor vom entgegen-15 gesetzten Kanaltyp sein, wobei die Ansteuertransistoren an ihrer Steuerelektrode ebenfalls mit dem invertierten Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung beaufschlagt sind.

Weitere Besonderheiten der Erfindung werden aus der nachfolgen-20 den näheren Erläuterung der Erfindung anhand der Zeichnung ersichtlich. Dabei zeigen FIG 1 das Schema einer Breitband-Koppeleinrichtung und FIG 2, FIG 3, FIG A und FIG 5 Einzelheiten ihrer schaltungstechnischen Realisierung gemäß der Erfindung.

25

In der Zeichnung FIG 1 ist schematisch in zum Verständnis der Erfindung erforderlichem Umfange eine Breitbandsignal-Koppeleinrichtung skizziert, an deren zu Spaltenleitungen sl.^sj...sn _ einer Koppelpunktmatrix führenden Eingängen el...ej...en Ein-30 gangstreiberschaltungen El...Ej...En vorgesehen sind und deren von Zeilenleitungen zl...zi...zm der Koppelpunktmatrix erreichte Ausgänge al...ai...am mit Ausgangsverstärkerschaltungen Al...

Ai...Am versehen sind. Die Koppelpunktmatrix weist Koppelpunkte KP11... KPij. ..KPmn auf, deren Koppelelemente, wie dies beim 35 Koppelpunkt KPij für dessen Koppelelement Kij weiter ins Einzelne gehend angedeutet ist, jeweils von einer koppelpunktindividuellen Halte-Speicherzelle Hij (beim Koppelpunkt KPij) gesteuert

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} > - 5 - 1 sein können, deren Ausgang s', s" zum Steuereingang des jeweiligen Koppelelements (Kij beim Koppelpunkt KPij) führt.

Die Halte-Speicherzellen ... Hij... werden gemäß FIG 1 durch 5 zwei Ansteuerdecoder, nämlich einen Zeilendecoder DX und einen Spaltendecoder DY, über entsprechende Ansteuerleitungen xl... xi...xm; yl...yj...yn in zwei Koordinaten angesteuert. Dazu mögen, wie dies aus FIG 1 ersichtlich ist, die beiden Ansteuerdecoder DX, DY von Eingangsregistern Reg X, Reg Y her 10 jeweils mit einer einer Matrixreihe (Zeile bzw.Spalte) von

Koppelpunkten gemeinsamen Koppelpunktzeilen- bzw. Koppelpunkt-spalten-Adresse beaufschlagbar sein, auf die hin sie jeweils an der der jeweiligen Koppelpunktreihen-Adresse entsprechenden Ansteuerleitung jeweils ein ,,1"-Ansteuersignal abgeben. Das Zu-15 sammentreffen eines Zeilenansteuersignals "1" und eines Spalten-ansteuersignals "1" am Kreuzungspunkt der betreffenden Matrixzeile mit der betreffenden Matrixspalte beim Aufbau einer entsprechenden Verbindung bewirkt dann eine Aktivierung der dort befindlichen Halte-Speicherzelle, beispielsweise der Speicher-20 zelle Hij, mit der Folge, daß das von der betreffenden Halte-Speicherzelle (Hij) gesteuerte Koppelelement, im Beispiel das Koppelelement Kij, leitend wird.

Damit das im Beispiel betrachtete Koppelelement Kij bei einem 25 Abbau der betreffenden Verbindung wieder gesperrt wird, wird wiederum der Ansteuerdecoder DY vom Eingangsregister Reg Y mit der betreffenden Spaltenadresse beaufschlagt, so daß der Spaltendecoder DY wiederum auf seiner Ausgangsleitung yj ein Spaltenan-steuersignal "l" abgibt, und zugleich wird der Zeiieiyiecoder DX -30 von seinem Eingangsregister Reg X her beispielsweise mit einer Leeradresse oder mit der Adresse einer Zeile von unbeschalteten Koppelpunkten beaufschlagt, so daß er auf seiner Ausgangsleitung xi ein Zeilenansteuersignal "0" abgibt; das Zusammentreffen von Spaltenansteuersignal "1" und Zeilenansteuersignal "0" bewirkt 35 dann die Rücksetzung der Halte-Speicherzelle Hij mit der Folge, daß das von ihr gesteuerte Koppelelement Kij gesperrt wird.

Die in den Koppelpunkten ...KPij... vorgesehenen Koppelelemente

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- 6 - 1 ...Kij... können in an sich bekannter Weise realisert sein, wie dies beispielsweise auch aus EP-A-Q 219 848, EP-A-0 221 490, EP-A-0 238 834, DE-P 3 631 634 oder DE-P 3 634 154 bekannt ist und daher hier nicht weiter erläutert werden muß.' Wie die Halte-5 Speicherzellen ...Hij... schaltungstechnisch realisiert sein können, wird in FIG 2, FIG 3 und FIG 4 verdeutlicht:

Wie dies aus FIG 2, FIG 3 und FIG 4 ersichtlich ist, sind die in zwei Koordinaten ansteuerbaren, koppelpunktindividuellen Halte-10 Speicherzellen Hij jeweils mit zwei kreuzgekoppelten C-MOS-

Inverterschaltungen Tp*, Tn1; Tp", Tn" gebildet, deren eine (Tp1,

Tn') eingangsseitig mit einer das nichtinvertierte Ansteuersignal der einen Ansteuerrichtung führenden Ansteuerleitung xi über einen ersten Ansteuertransistor (Tnh1 in FIG 2 und FIG 4, 15 Tph' in FIG 3) verbunden ist und deren andere (Tp", Tn") eingangsseitig mit einer das invertierte Ansteuersignal derselben Ansteuerrichtung führenden Ansteuerleitung xT über einen zweiten Ansteuertransistor (Tnh" in FIG 2 und FIG 4, Tph" in FIG 3) verbunden ist, wobei die beiden Ansteuertransistoren ihrerseits an 20 ihrer Steuerelektrode mit dem zugehörigen Ansteuersignal der anderen Ansteuerrichtung beaufschlagt sind.

In der in FIG 2 skizzierten Halte-Speicherzelle Hij ist zwischen die beiden C-MOS-Inverterschaltung-Transistoren Tp', Tp" des einen 25 Kanaltyps (p-Kanal) und die zugehörige Speisepotentialquelle UDD (+5V) ein zusätzlicher Lasttransistor Tpl desselben Kanaltyps eingefügt, wobei die Steuerelektrode dieses zusätzlichen Lasttransistors Tpl mit der das nichtinvertierte Ansteuer-Taktsignal der genannten anderen Ansteuerrich±ung führenden Ansteuerleitung-30 yj verbunden ist. Die Ansteuertransistoren Tnh1 und Tnh" sind n-Kanal-Transistoren; die Ansteuertransistoren Tnh1, Tnh" und der zusätzliche Lasttransistor Tpl sind somit vom entgegengesetzten Kanaltyp.

35 Durch das während einer Ansteuerung (Schreibphase) der Haltespeicherzelle Hij auf der Ansteuer-Taktleitung yj auftretende "1"-Signal von z.B. +5V gesteuert gelangt der zusätzliche Last-

ί · ; ^ . 87 P 1 7 7 2 DE

-τι transistor Tpl in den Sperrzustand und schaltet damit für die

Dauer der Schreibphase die Betriebsspannung der kreuzgekoppelten C-MOS-Inverterschaltungen Tp1, Tn’; Tp", Tn" ab, so daß die kreuzgekoppelten C-MOS-Inverterschaltungen stromlos sind. Zu-5 gleich wird während der Ansteuerphase die Halte-Speicherzelle Hij durch das auf der Ansteuerleitung xi nichtinvertiert und auf der Ansteuerleitung χΓ invertiert auftretende Ansteuersignal in den diesem Ansteuersignal entsprechenden Schaltzustand gesetzt; in dem so während der Schreibphase voreingestellten 10 Schaltzustand verbleibt die Halte-Speicherzelle Hij, wenn danach mit Beendigung der Schreibphase auf der Ansteuerleitung yj wieder ein "0"-Signal (OV) auftritt und der zusätzliche Lasttransistor Tpl wieder leitend wird.

15 In der in FIG 3 skizzierten Halte-Speicherzelle Hij ist zwischen die beiden C-MOS-Inverterschaltung-Transistoren Tn* und Tn" des n-Kanal-Typs und die zugehörige Speisepotentialquelle (Masse) ein zusätzlicher Treibertransistor Tnt desselben Kanaltyps eingefügt, dessen Steuerelektrode mit einer das invertierte Ansteuer-20 Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung ÿj verbunden ist. Die Halte-Speicherzelle Hij gemäß FIG 3 arbeitet dann analog zur Halte-Speicherzelle gemäß FIG 2:

Durch das während einer Ansteuerung (Schreibphase) der Halte-25 Speicherzelle Hij auf der Ansteuer-Taktleitung yj auftretende "0"-Signal von z.B. 0 V gesteuert gelangt der zusätzliche Treibertransistor Tnt in den Sperrzustand und schaltet damit für die Dauer der Schreibphase die Betriebsspannung der kreuzgekoppelten C-MOS-Inverterschältyngeji Tp', Tn'; Tp", .Itx",^ib,- so daß die . _ 30 kreuzgekoppelten C-MOS-Inverterschaltungen stromlos sind. Zugleich wird während der Ansteuerphase die Halte-Speicherzelle Hij durch das auf der Ansteuerleitung xi nichtinvertiert und auf der Ansteuerleitung 3ΓΓ invertiert auftretende Ansteuersignal in den diesem Ansteuersignal entsprechenden Schaltzustand gesetzt, 35 in welchem die so während der Schreibphase voreingestellte Halte-Speicherzelle Hij verbleibt, wenn danach mit Beendigung der Schreibphase auf der Ansteuerleitung yj wieder ein "1"-Signal

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- 8 - 1 (+5V) auftritt und der zusätzliche Treibertransistor Tnt wieder leitend wird.

Wie aus FIG 4 ersichtlich ist,-ist es auch möglich, sowohl einen 5 zusätzlichen Lasttransistor als auch einen zusätzlichen Treibertransistor vorzusehen: Gemäß FIG 4' ist zwischen die beiden C-MOS-Inverterschaltung-Transistoren Tp1, Tp" des p-Kanal-Typs und die zugehörige Speisepotentialquelle Uqq ein zusätzlicher Lasttransistor Tpl desselben Kanaltyps eingefügt, dessen Steuerelektrode 10 mit einer das nichtinvertierte Ansteuer-Taktsignal führenden Ansteuerleitung yj verbunden ist, und es ist zwischen die beiden C-MOS-Inverterschaltung-Transistoren Tn', Tn" des n-Kanal-Typs und die zugehörige Speisepotentialquelle (Masse) ein zusätzlicher Treibertransistor Tnt ebenfalls des n-Kanal-Typs eingefügt, dessen 15 Steuerelektrode mit einer das invertierte Ansteuer-Taktsignal der betreffenden Ansteuerrichtung führenden Ansteuerleitung ÿj verbunden ist. Die Ansteuertransistoren Tnh1, Tnh" und der zusätzliche Lasttransistor Tpl sind vom entgegengesetzten Kanaltyp, d.h. die Ansteuertransistoren Tnh' und Tnh" sind n-Kanal-Transistoren.

20 Neben der Komplementärsignal-Ansteuerung der Halte-Speicherzelle Hij über die beiden Ansteuerleitungen xi, xT der einen Ansteuerrichtung findet gemäß FIG 4 über die beiden Ansteuerleitungen yj, yj also auch eine Komplementärsignal-Taktung der Halte-Speicherzelle mit dem nichtinvertierten und dem invertierten Ansteuer-?5 Taktsignal der anderen Ansteuerrichtung statt.

In diesem Zusammenhang sei bemerkt, daß das zu einer solchen Komplementär-Ansteuerung benötigte invertierte Ansteuersignal 7Γ bzw. yj, wie dies auch in FIG 2, FIG 3 und FIG 4 angedeutet ist, ^jeweils auf einer eigenem-Leitung durch die Koppeleinrichtung 30 geführt sein kann; alternativ dazu ist es aber auch möglich, das jeweilige invertierte Ansteuersignal (xT bzw. yj) durch Invertierung des jeweiligen nichtinvertierten Ansteuersignals (xi bzw. yj) individuell an jedem Koppelpunkt zu gewinnen, was hier jedoch nicht näher dargestellt werden muß, da dies zum Verständnis der 35 Erfindung nicht erforderlich ist.

Während einer Ansteuerung (Schreibphase) der Halte-Speicherzelle Hij gelangt der zusätzliche Lasttransistor Tpl, durch das auf der

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- 9 - 1 Ansteuer-Taktleitung yj auftretende "1"-Signal von z.B. +5V gesteuert, in den Sperrzustandund zugleich gelangt auch der zusätzliche Treibertransistor Tnt,'durch das während der Ansteuerung (Schreibphase) der Haltespeicherzelle Hij auf der Ansteuer-5 Taktléitung ÿj auftretende "0"-Signal von z.B. 0 V gesteuert, in den Sperrzustand. Damit wird für die Dauer der Schreibphase die Betriebsspannung der kreuzgekoppelten C-MOS-Inverterschaltungen Tp1, Tn1; Tp", Tn" beidseitig abgeschaltet, so daß die kreuzgekoppelten C-MOS-Inverterschaltungen stromlos sind. Zugleich wird 10 während der Ansteuerphase die Halte-Speicherzelle Hij durch das auf der Ansteuerleitung xi nichtinvertiert und auf der Ansteuerleitung xT invertiert auftretende Ansteuersignal in den diesem Ansteuersignal entsprechenden Schaltzustand gesetzt, in dem die so während der Schreibphase voreingestellte Halte-Speicherzelle 15 Hij verbleibt, wenn danach mit Beendigung der Schreibphase auf der Ansteuerleitung yj wieder ein "0"-Signal (0 V) und auf der Ansteuerleitung yj wieder ein "1"-Signal (+5V) auftritt und der zusätzliche Lasttransistor Tpl und der zusätzliche Treibertransistor Tnt wieder leitend werden.

20 Die vollständige Abtrennung der beiden kreuzgekoppelten C-MOS-In-verterschaltungen Tp·, Tn1; Tp", Tn" von beiden Speisespannungsklemmen (UqD und Masse) läßt dabei eine besonders kurze und zugleich dennoch sichere Ansteuerphase (Schreibphase) der Halte-Speicherzelle Hij zu.

25

Die Erfindung ist nicht auf in C-MOS-Technik realisierte Halte-Speicherzellen beschränkt; ebenso, wie gemäß FIG 2, FIG 3 und FIG 4 in einer in C-MOS-Technik realisierten Halte-Speicherzelle zwischen-j±ie beiden C-MOS-Inverterschaltungs-Transistoren des 30 einen Kanaltyps und die zugehörige Speisepotentialquelle ein zusätzlicher Lasttransistor ebenfalls des einen Kanaltyps und/ oder zwischen die beiden C-MOS-Inverterschaltungs-Transistoren des anderen Kanaltyps und die zugehörige Speisepotentialquelle ein zusätzlicher Treibertransistor ebenfalls des anderen Kanal-35 . typs eingefügt sein kann, kann vielmehr gemäß der Erfindung auch in einer in Einkanal-Technik realisierten Halte-Speicherzelle zwischen die beiden Lasttransistoren der beiden kreuzgekoppelten »

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-ΙΟΙ Inverterschaltungen und die zugehörige Speisepotentialquelle ein zusätzlicher Lasttransistor des gleichen Kanaltyps eingefügt sein, dessen Steuerelektrode mit einer das entsprechende Ansteuer-Takt-signal der genannten anderen Ansteuerrichtung führenden An-5 Steuerleitung verbunden ist, und/oder es kann zwischen die beiden Treibertransistoren und die zugehörige Speisepotentialquelle ein zusätzlicher Treibertransistor des gleichen Kanaltyps eingefügt sein, dessen Steuerelektrode ebenfalls mit einer das entsprechende Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führen-10 den Ansteuerleitung verbunden ist. Die Zeichnung FIG 5 zeigt hierzu ein Ausführungsbeispiel:

Gemäß FIG 5 ist die in zwei Koordinaten ansteuerbare, koppelpunktindividuelle Halte-Speicherzelle Hij mit zwei kreuzgekoppelten 15 n-Kanal-Inverterschaltungen Tnd1, Tne'j Tnd", Tne" gebildet, deren eine (Tnd1, Tne1) eingangsseitig mit einer das nichtinvertierte Ansteuersignal der einen Ansteuerrichtung führenden Ansteuerleitung xi über einen ersten Ansteuertransistor Tnh' verbunden ist und deren andere (Tnd", Tne”) eingangsseitig mit einer das inver-20 tierte Ansteuersignal derselben Ansteuerrichtung führenden Ansteuerleitung xT über einen zweiten Ansteuertransistor Tnh* verbunden ist, wobei die beiden Ansteuertransistoren ihrerseits an ihrer Steuerelektrode mit dem Ansteuer-Taktsignal der anderen Ansteuerrichtung beaufschlagt sind.

25

In der in FIG 5 skizzierten Halte-Speicherzelle Hij. ist zwischen die beiden n-Kanal-(Enhancement-)Transistoren Tne1, Tne” und die zugehörige Speisepotentialquelle (Masse) ein zusätzlicher Trei-- bertransistor Tnt desselben Kanaltyps eingefügt., dessen Steuer- - 30 elektrode mit einer das invertierte Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung ÿj verbunden ist. Die Halte-Speicherzelle Hij gemäß FIG 5 arbeitet dann analog zur Halte-Speicherzelle gemäß FIG 3: 35 Durch das während einer Ansteuerung (Schreibphase) der Halte-Speicherzelle Hij auf der Ansteuer-Taktleitung yj auftretende "0"-Signal von z.B. 0 V gesteuert gelangt der zusätzliche

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- π -

Treibertransistor Tnt in den Sperrzustand und schaltet damit für die Dauer der Schreibphase die Betriebsspannung der kreuzgekoppelten n-Kanal-Inverterschaltungen Tnd1, Tne'j Tnd", Tne" ab, so daß 5 die kreuzgekoppelten n-Kanal-Inverterschaltungen stromlos sind. Zugleich wird wahrend der Ansteuerphase die Halte-Speicherzelle Hij durch das auf der Ansteuerleitung xi nichtinvertiert und auf der Ansteuerleitung xT invertiert auftretende Ansteuersignal in den diesem Ansteuersignal entsprechenden Schaltzustand ge-10 setzt, in welchem die so während der Schreibphase voreingestellte Halte-Speicherzelle Hij verbleibt, wenn danach mit Beendigung der Schreibphase auf der Ansteuerleitung yj statt eines die Ansteuertransistoren Tnh‘, Tnh" in den Leitzustand steuernden "1"-Signals (+5V) wieder ein die Ansteuertransistoren sperrendes 15 "0"-Signal (0 V) auftritt und umgekehrt auf der Ansteuerleitung ÿj wieder ein Ml”-Signal, so daß der zusätzliche Treibertransistor Tnt wieder leitend wird.

Alternativ oder auch zusätzlich kann auch zwischen die beiden 20 n-Kanal-(Depletion-)Lasttransistoren Tnd1, Tnd" und die zugehörige Speisepotentialquelle UpD ein zusätzlicher Lasttransistor desselben Kanaltyps eingefügt sein, dessen Steuerelektrode ebenfalls mit der das invertierte Ansteuer-Taktsignal führenden Ansteuerleitung yj verbunden ist, ohne daß dies indessen noch 25 zeichnerisch dargestellt werden müßte.

4 Patentansprüche

5 FIG

30 35

Claims (4)

1. Breitbandsignal-Koppeleinrichtung mit einer Koppelpunktmatrix in FET-Technik, deren Koppelelemente von in zwei Koordinaten angesteuerten, koppelpunktindividuellen Halte-Speicherzellen 5 (Hij) gesteuert werden, die jeweils mit zwei kreuzgekoppelten MOS-Inverterschaltungen (Tp*, Tn'j Tp", Tn") gebildet sind, deren eine (Tp1, Tn1) eingangsseitig mit einer das nichtinvertierte Ansteuersignal der einen Ansteuerrichtung führenden Ansteuerleitung (xi) über einen ersten Ansteuertransistor (Tnh1) 10 verbunden ist und deren andere (Tp”, Tn”) eingangsseitig mit einer das invertierte Ansteuersignal derselben Ansteuerrichtung führenden Ansteuerleitung (>αΓ) über einen zweiten Ansteuertransistor (Tnh”) verbunden ist, wobei beide Ansteuertransistoren (Tnh1, Tnh”) ihrerseits an ihrer Steuerelektrode mit dem zugehö-15 rigen Ansteuersignal der anderen Ansteuerrichtung beaufschlagt sind, dadurch gekennzeichnet, daß zwischen die beiden C-MOS-Inverterschaltung-Transistoren (Tp'$ Tp”) des einen Kanaltyps und die zugehörige Speisepotential-20 quelle (UQD) ein zusätzlicher Lasttransistor (Tpl) ebenfalls des einen Kanaltyps eingefügt ist, dessen Steuerelektrode mit der das nichtinvertierte Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung (yj) verbunden ist, und/oder daß zwischen die beiden C-MOS-Inverterschaltung-Tran-25 sistoren (Tn'j Tn”) des anderen Kanaltyps und die zugehörige Speisepotentialquelle (Masse) ein zusätzlicher Treibertransistor (Tnt) ebenfalls des anderen Kanaltyps eingefügt ist, dessen Steuerelektrode mit einer das invertierte Ansteuer-Taktsignal der genannten anderen Ansteuerriçhtung^.führenden Ansteuerlei- __ 30 tung (yj) verbunden ist.

1 Patentansprüche

2. Breitbandsignal-Koppeleinrichtung mit einer Koppelpunktmatrix in FET-Technik, deren Koppelelemente von in zwei Koordinaten angesteuerten, koppelpunktindividuellen Halte-Speicherzellen 35 (Hij) gesteuert werden, die jeweils mit zwei kreuzgekoppelten MOS-Inverterschaltungen (Tnd1, Tne'; Tnd”, Tne") gebildet sind, deren eine (Tnd1, Tne') eingangsseitig mit einer das nichtinver- r ‘ . ·* * 87 P Î 7 7 2 DE . · imspr^ - 13 - 1 tierte Ansteuersignal der einen Ansteuerrichtung führenden Ansteuerleitung (xi) über einen ersten Ansteuertransistor (Tnh1) verbunden ist und deren andere (Tnd", Tne") eingangsseitig mit einer das invertierte Ansteuersignal derselben Ansteuerrichtung 5 führenden Ansteuerleitung (3ΓΓ) über einen zweiten Ansteuertransistor (Tnh”) verbunden ist, wobei beide Ansteuertransistoren (Tnh1, Tnh") ihrerseits an ihrer Steuerelektrode mit dem zugehörigen Ansteuersignal der anderen Ansteuerrichtung beaufschlagt sind, 10 dadurch gekennzeichnet, daß zwischen die beiden Lasttransistoren der beiden kreuzgekoppelten n-Kanal-Inverterschaltungen und die zugehörige Speisepotentialquelle ein zusätzlicher Lasttransistor des gleichen Kanaltyps eingefügt ist, dessen Steuerelektrode mit der das inver-15 tierte Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung (ÿj) verbunden ist, und/oder daß zwischen die beiden Treibertransistoren (Tne1; Tne") der beiden kreuzgekoppelten n-Kanal-Inverterschaltungen und die zugehörige Speisepotentialquelle (Masse) ein zusätzlicher Treiber-. 20 transistor (Tnt) des gleichen Kanaltyps eingefügt ist, dessen Steuerelektrode mit einer das invertierte Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung (yj) verbunden ist.

3. Breitbandsignal-Koppeleinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Ansteuertransistoren (Tnh* 5 Tnh") und der zusätzliche Lasttransistor (Tpl) vom entgegengesetzten-Kanaltyp sind, wobei die AnsteuertransistQren_ίTnh,5 Tnh") an ibrar .Steuerelektrode 30 ebenfalls mit dem nichtinvertierten Ansteuer-Taktsignal (yj) der genannten anderen Ansteuerrichtung beaufschlagt sind.

4. Breitbandsignal-Koppeleinrichtung nach Anspruch 1, dadurch gekennzeichnet, 35 daß die Ansteuertransistoren (Tph‘j Tph") und der zusätzliche Treibertransistor (Tnt) vom entgegengesetzten Kanaltyp sind, wobei die Ansteuertransistoren (Tph15 Tph") an ihrer Steuerelektrode ebenfalls mit dem invertierten Ansteuer-Taktsignal (yj) der genannten anderen Ansteuerrichtung beaufschlagt sind.