DE3604607A1 - Breitbandsignal-raumkoppeleinrichtung - Google Patents

Description

Neuere Entwicklungen der Fernmeldetechnik führen zu diensteintegrierenden Nachrichtenübertragungs- u. -vermittlungssystemen für Schmalband- und Breitband-Kommunikationsdienste, die als Übertragungsmedium im Bereich der Teilnehmeranschlußleitungen Lichtwellenleiter vorsehen, über die sowohl die Schmalbandkommunikationsdienste, wie insbesondere 64-kbit/s- Digital-Telefonie, als auch Breitkommunikationsdienste, wie insbesondere 140-Mbit/s-Bildtelefonie, geführt werden, wobei aber in den Vermittlungsstellen (vorzugsweise gemeinsame Steuereinrichtungen aufweisende) Schmalbandsignal- Koppeleinrichtungen und Breitbandsignal-Koppeleinrichtungen nebeneinander vorgesehen sind (DE-PS 24 21 002).

Im Zusammenhang mit einer Breitbandsignal-Zeitmultiplex- Koppeleinrichtung, deren Koppelpunkte im Zeitmultiplex jeweils für eine Mehrzahl von Verbindungen genutzt werden, ist es bekannt, jeweils zwei Leitungen mit Hilfe eines Gatterelements zu verbinden, das von einer als bistabiles D-Kippglied gebildeten koppelpunktindividuellen Speicherzelle ein- und ausgeschaltet wird, wobei diese koppelpunktindividuelle Speicherzelle, deren Clock-Eingang ein entsprechendes Taktsignal zugeführt wird, in nur einer Koordinatenrichtung, und zwar an ihrem D-Eingang, angesteuert wird (Pfannschmidt: "Arbeitsgeschwindigkeitsgrenzen von Koppelnetzwerken für Breitband-Digitalsignale", Diss., Braunschweig 1978, Bild 6.7, ferner Bild 6.4). In Anbetracht eines bei einer Bitrate von 140 Mbit/s erreichbaren Zeitmultiplexfaktors von etwa 4 bis 8 und der dabei erforderlichen aufwendigen Schaltungstechnologie werden derzeit allerdings zur Vermittlung von Breitbandsignalen reine Raumkoppeleinrichtungen bevorzugt, in denen die über die einzelnen Koppelpunkte durchgeschalteten Verbindungen allein räumlich voneinander getrennt sind.

Eine reine Breitbandsignal-Raumkoppelanordnung kann als mit Eingangsverstärkern und Ausgangsverstärkern versehene Koppelpunktmatrix in C-MOS-Technik ausgebildet sein, in deren Koppelpunkten die Koppelelemente jeweils von einer decodergesteuerten, koppelpunktindividuellen Halte- Speicherzelle gesteuert werden, wobei die Koppelelemente jeweils als C-MOS-Transfergate (C-MOS-Transmissionsgate) ausgebildet sind (ISS'84 Conference Papers 23Cl, Fig. 9); die koppelpunktindividuellen Halte-Speicherzellen eines reinen Raumkoppelvielfachs können von einem Zeilendecoder und von einem Spaltendecoder her jeweils über eine zeilen- bzw. spaltenindividuelle Ansteuerleitung in zwei Koordinaten angesteuert werden (Pfannschmidt, a. a. O., Bild 6.4).

Die Erfindung stellt sich nun die Aufgabe, einen Weg aufzuzeigen, wie in einer solchen Breitband-Koppeleinrichtung die einzelnen Koppelpunkte mit einem besonders geringen Transistoraufwand konkret realisiert werden können.

Die Erfindung betrifft eine Breitbandsignal-Raumkoppeleinrichtung mit einer Koppelpunktmatrix in FET-Technik, deren Koppelelemente jeweils von einer decodergesteuerten, koppelpunktindividuellen Speicherzelle gesteuert werden; diese Raumkoppeleinrichtung ist erfindungsgemäß dadurch gekennzeichnet, daß das Koppelelement durch einen einzigen, von der Speicherzelle an seiner Gate-Elektrode mit einem den oberen (Grenz-)Wert eines durchzuschaltenden Signals um mehr als die Transistor-Pinch-Off-Spannung überschreitenden Durchschaltepotential bzw. mit einem den durch Erhöhung des unteren (Grenz-)Werts eines durchzuschaltenden Signals um die Transistor-Pinch-Off-Spannung sich ergebenden Pegel unterschreitenden Sperrpotential beaufschlagten n-Kanal-Transistor gebildet ist.

Es sei an dieser Stelle bemerkt, daß es (aus Electronics, Dec.15, 1983, p.88/89) in allgemeiner Form bekannt ist, in einer Breitbandsignal-Koppelpunktmatrix digitale Koppelpunkte in Form von Tristate-Invertern vorzusehen, deren konkrete Realisierung dabei indessen offenbleibt, jedenfalls aber eine Mehrzahl von Transistoren erfordert.

Die Erfindung bringt den Vorteil mit sich, in einer Koppelpunktmatrix vorgesehene, in einfacher Weise jeweils durch eine koppelpunktindividuelle Halte-Speicherzelle gesteuerte Koppelelemente mit minimalem Transistoraufwand, ohne Inverter und ohne einen in einem C-MOS-Transfergate vorzusehenden, wegen seines höheren spezifischen Widerstands eine grössere Fläche erfordernden p-Kanal-Transistor und damit - was bei einer Integration von besonderer Bedeutung ist - mit entsprechend geringem Platzbedarf und mit entsprechend geringen Schaltungskapazitäten realisieren zu können.

Eine zusätzliche Reduzierung der Schaltungsgröße und damit des Platzbedarfs eines solchen Koppelpunktes ergibt sich in weiterer Ausgestaltung der Erfindung dadurch, daß die durch zwei Ansteuerdecoder (Zeilendecoder, Spaltendecoder) in zwei Koordinaten angesteuerte, koppelpunktindividuelle Speicherzelle durch einen n-Kanal-Transistor und zwei kreuzgekoppelte Inverterschaltungen gebildet ist, deren eine eingangsseitig mit dem zugehörigen Decoderausgang des einen Ansteuerdecoders über den n-Kanal-Transistor verbunden ist, der seinerseits an seiner Steuerelektrode mit dem Ausgangssignal des zugehörigen Decoderausgangs des anderen Ansteuerdecoders beaufschlagt ist, und deren andere ausgangsseitig zum Steuereingang des zugehörigen Koppelelements führt; dabei wird zur weiteren Reduzierung der an den das durchzuschaltende bzw. durchgeschaltete Signal führenden Koppelfeld- Eingangs- bzw. -Ausgangleitungen wirksamen Lastkapazitäten der Ausgang der Halte-Speicherzelle zweckmäßigerweise über einen Längswiderstand mit der Gate-Elektrode des das Koppelelement bildenden n-Kanal-Transistors verbunden, so daß die Ausgangskapazität der Speicherzelle vom Gate des n-Switch-Koppelelements entkoppelt ist.

Weitere Besonderheiten der Erfindung werden aus der nachfolgenden näheren Erläuterung der Erfindung anhand der Zeichnung ersichtlich. Dabei zeigen

Fig. 1 das Schema einer Breitband-Koppeleinrichtung und

Fig. 2 und Fig. 3 Einzelheiten ihrer schaltungstechnischen Realisierung gemäß der Erfindung.

In der Zeichnung Fig. 1 ist schematisch in einem zum Verständnis der Erfindung erforderlichen Umfange eine Breitbandsignal- Raumkoppeleinrichtung gemäß der Erfindung skizziert. Diese Raumkoppeleinrichtung weist eine Koppelpunktmatrix mit Koppelpunkten KPll . . . KPÿ . . . Kpmn auf, deren Koppelelemente, wie dies beim Koppelpunkt KPÿ für dessen Koppelelement ÿ weiter ins Einzelne gehend angedeutet ist, jeweils von einer koppelpunktindividuellen Halte- Speicherzelle Hÿ (beim Koppelpunkt KPÿ) gesteuert werden, deren Ausgang s zum Steuereingang des jeweiligen Koppelelements (Kÿ beim Koppelpunkt KPÿ) führt; die Halte-Speicherzellen . . . Hÿ . . . werden ihrerseits durch zwei Ansteuerdecoder, nämlich einen Zeilendecoder DX und einen Spaltendecoder DY, über entsprechende Ansteuerleitungen xl . . . xi . . . xm; yl . . . yj . . . yn in zwei Koordinaten angesteuert.

Wie dies aus Fig. 1 ersichtlich ist, mögen die beiden Ansteuerdecoder DX,DY von Eingangsregistern Reg X, Reg Y her jeweils mit einer einer Matrixreihe (Zeile bzw. Spalte) von Koppelpunkten gemeinsamen Koppelpunktzeilen- bzw. Koppelpunktspalten-Adresse beaufschlagbar sein, auf die hin sie jeweils an der der jeweiligen Koppelpunktreihen- Adresse entsprechenden Ansteuerleitung jeweils ein "1"- Ansteuersignal abgeben. Das Zusammentreffen eine Zeilenansteuersignals "1" und eines Spaltenansteuersignals "1" am Kreuzungspunkt der betreffenden Matrixzeile mit der betreffenden Matrixspalte beim Aufbau einer entsprechenden Verbindung bewirkt dann eine Aktivierung der dort befindlichen Halte-Speicherzelle, beispielsweise der Halte- Speicherzelle Hÿ, mit der Folge, daß das von der betreffenden Halte-Speicherzelle (Hÿ) gesteuerte Koppelelement, im Beispiel das Koppelelement Kÿ, leitend wird.

Damit das im Beispiel betrachtete Koppelelement Kÿ bei einem Abbau der betreffenden Verbindung wieder gesperrt wird, wird wiederum der Ansteuerdecoder DX vom Eingangsregister Reg X mit der betreffenden Zeilenadresse beaufschlagt, so daß der Zeilendecoder DX wiederum auf seiner Ausgangsleitung xi ein Zeilensteuersignal "1" abgibt, und zugleich wird der Spaltendecoder DY von seinem Eingangsregister Reg Y her beispielsweise mit einer Leeradresse oder mit der Adresse einer Spalte von unbeschalteten Koppelpunkten beaufschlagt, so daß er auf seiner Ausgangsleitung yj ein Spaltensteuersignal "0" abgibt; das Zusammentreffen von Zeilensteuersignal "1" und Spaltensteuersignal "0" bewirkt dann die Rücksetzung der Halte-Speicherzelle Hÿ mit der Folge, daß das von ihr gesteuerte Koppelelement Kÿ gesperrt wird.

Wie dies aus Fig. 2 und Fig. 3 näher ersichtlich wird, ist die durch die beiden Ansteuerdecoder (Zeilendecoder DX und Spaltendecoder DY in Fig. 1) in zwei Koordinaten angesteuerte Speicherzelle Hÿ durch einen n-Kanal-Transistor Tnh und zwei kreuzgekoppelte Inverterschaltungen Tn′, Tp′; Tn″, Tp″ (in Fig. 2) bzw. Tn′, Tnl′; Tn″, Tnl″ (in Fig. 3) gebildet, deren eine eingangsseitig mit dem zugehörigen Decoderausgang yj des einen Ansteuerdecoders (DY in Fig. 1) über den n-Kanal-Transistor Tnh verbunden ist, der seinerseits an seiner Steuerelektrode mit dem Ausgangssignal des zugehörigen Decoderausgangs ix des anderen Ansteuerdecoders (DX in Fig. 1) beaufschlagt ist, während die andere der beiden kreuzgekoppelten Inverterschaltungen ausgangsseitig zum Steuereingang des zugehörigen Koppelelements Kÿ führt. Dabei ist in der Schaltungsanordnung gemäß Fig. 2 die Speicherzelle Hÿ mit zwei kreuzgekoppelten C-MOS- Inverterschaltungen Tn′, Tp′; Tn″, Tp″ gebildet; gemäß Fig. 3 ist die Speicherzelle Hÿ jeweils mit zwei kreuzgekoppelten n-Kanal-Inverterschaltungen Tn′, Tnl′; Tn″, Tnl″ gebildet.

Das Koppelelement Kÿ ist jeweils durch einen einzigen n-Kanal-Transistor Tnk gebildet, der an der Gate-Elektrode mit einem den oberen (Grenz-)Wert eines zwischen Eingangsleitung ej und Ausgangsleitung ai durchzuschaltenden Signals um mehr als die Transistor-Pinch-Off-Spannung überschreitenden Durchschaltepotential ("H"-Pegel) bzw. mit einem den durch Erhöhung des unteren (Grenz-)Werts eines zwischen Eingangsleitung ej und Ausgangsleitung ai durchzuschaltenden Signals um die Transistor-Pinch-Off-Spannung gegebenen Pegel unterschreitenden Sperrpotential ("L"-Pegel)beaufschlagt wird. Dabei kann, wie dies auch aus Fig. 2 ersichtlich ist, der Steuerausgang der Halte-Speicherzelle Hÿ über einen Längswiderstand R mit der Gate-Elektrode des das Koppelement Kÿ bildenden n-Kanal-Transistors Tnk verbunden sein, um so die Ausgangskapazität der Halte-Speicherzelle Hÿ von der Gate Elektrode des n-Kanal-Transistors Tnk zu entkoppeln und damit die Lastkapazitäten an den Signalleitungen ej und ai möglichst klein zu halten.

Geschlossen (leitend gemacht) wird der n-Kanal-Transistor- Schalter Kÿ, indem von der Halte-Speicherzelle Hÿ her an die Gate-Elektrode des n-Kanal-Transistors Tnk das "H"- Steuerpotential (Durchschaltepotential) angelegt wird, das den oberen (Grenz-)Wert des durchzuschaltenden Signals um mehr als die Transistor-Pinch-Off-Spannung von beispielsweise etwa 0,7 V überschreitet; geöffnet (nichtleitend gemacht) wird der n-Kanal-Transistor-Schalter Kÿ, indem an die Gate-Elektrode des n-Kanal-Transistors Tnk das "L"- Steuerpotential (Sperrpotential) angelegt wird, das einen um die Transistor-Pinch-Off-Spannung von ca. 0,7 V oberhalb des unteren (Grenz-)Wertes eines durchzuschaltenden Signals liegenden Pegel unterschreitet. Um unerwünschte Zwischenzustände zu vermeiden, sollten die angegebenen Potentialgrenzen deutlich über- bzw. unterschritten werden; wenn also beispielsweise der Pegel des zwischen Eingangsleitung ej und Ausgangsleitung ai durchzuschaltenden Signals die (Grenz-)Wertw 0 V und 3 V aufweist, so kann der n-Kanal- Transistor Tnk zweckmäßigerweise mit einem Sperrpotential von 0 V gesperrt und mit einem Durchschaltepotential von 4,2 V durchgeschaltet werden.

Zum Schliessen des n-Kanal-Transistor-Schalters Kÿ wird die Halte-Speicherzelle Hÿ über die Zeilenansteuerleitung xi mit einem den n-Kanal-Transistor Tnh leitend machenden ("1"-) Ansteuersignal "H" und über die Spaltenansteuerleitung yj mit einem ("1"-)Ansteuersignal "L" beaufschlagt; dies hat zur Folge, daß in den zwei kreuzgekoppelten Inverterschaltungen der Transistor Tn″ in den Sperrzustand und der Transistor Tn′ in den Leitzustand gelangen, so daß an der Gate-Elektrode des n-Kanal-Transistors Tnk das Inverter-Speisepotential V _cc von beispielsweise 4,5 V wirksam wird und der n-Kanal- Transistor Tnk leitend wird.

Gleichzeitig werden (in dem im folgenden erläuterten Vorgang entsprechender Weise) die übrigen Koppelelemente der betreffenden Koppelpunktzeile gesperrt.

Zum Öffnen des n-Kanal-Transistor-Schalters Kÿ wird die Halte-Speicherzelle Hÿ über die Zeilenansteuerleitung xi wiederum mit einem den n-Kanal-Transistor Tnh entriegelnden ("1"-)Ansteuersignal "H" beaufschlagt, über die Spaltenansteuerleitung yj nunmehr aber mit einem ("0"-)Ansteuersignal "H" mit der Folge, daß über den n-Kanal-Transistor Tnh nunmehr der Transistor Tn″ in den Leitzustand gesteuert wird, während der Transistor Tn′ in den Sperrzustand gelangt; über den leitenden Transistor Tn″ wird dann in den Ausführungsbeispielen nach Fig. 2 und Fig. 3 das Masse-Potential zur Gate- Elektrode des n-Kanal-Transistors Tnk durchgeschaltet, so daß dieser Transistor nichtleitend und damit das Koppelelement Kÿ gesperrt wird.

Für Prüfzwecke ist es zweckmäßig, den jeweiligen Durchschaltezustand aus der Koppelpunktmatrix auch auslesen zu können. Hierzu können in den einzelnen Speicherzellen Hÿ (in Fig. 2 und Fgi. 3) die jeweils einen Inverterschaltungen (Tn′, Tp′ in Fig. 2; Tn′, Tnl′ in Fig. 3) über den jeweils zugehörigen n-Kanal-Transistor Tnh mit tristate-fähigen Decoderausgängen yj verbunden sein.

In Fig. 1 ist hierzu angedeutet, daß den Ausgängen des Spaltendecoders DY Schreibschalter WR nachgeschaltet sind, die nur bei Auftreten eines Schreibbefehls auf einer Freigabeleitung wr geschlossen sein mögen und dann das ggf. an einem Decoderausgang auftretende "1"-Ansteuersignal ("L") und die an den übrigen Decoderausgängen auftretenden "0"-Ansteuersignale ("H") niederohmig auf die einzelnen Spaltensteuerleitungen yl, . . . , yj, . . . , yn durchschalten, so daß in der zuvor erläuterten Weise die jeweils angesteuerten Koppelelemente in den Durchschalte- bzw. Sperrzustand gelangen.

Soll dagegen der Koppelzustand einer Zeile von Koppelpunkten der Koppelpunktmatrix lediglich ausgelesen werden, wozu die betreffende Zeilenansteuerleitung, beispielsweise die Leitung xi, wiederum, wie bei einem Verbindungsaufbau oder Verbindungsabbau, mit einem "1"-Ansteuersignal ("H") beaufschlagt wird, so bleiben die Schreibschalter WR infolge Ausbleibens eines auf der Freigabeleitung wr auftretenden Schreibbefehls geöffnet mit der Folge, daß die Spaltenansteuerleitungen yl, . . . , yj, . . , yn vom Spaltendecoder DY her jetzt kein Steuerpotential erhalten. Über die durch das Zeilenansteuersignal "H" von ihrer Gate-Elektrode her dennoch entriegelten n-Kanal-Transistoren Tnh (in Fig. 2 und Fig. 3) der Halte-Speicherzellen Hÿ (in Fig. 2 und Fig. 3) der betreffenden Koppelpunktzeile . . . Kpÿ . . . (in Fig. 1) wird nun jeweils der an der Gate-Elektrode des Transistors Tn″ (in Fig. 2 und Fig. 3) herrschende Signalzustand auf die jeweilige Spaltenansteuerleitung (yj in Fig. 2 und Fig. 3) durchgeschaltet, wobei bei fehlerfreiem Betrieb auf nicht mehr als einer Spaltenansteuerleitung yl, . . . , yj, . . . , yn (in Fig. 1) ein "L"- Potential auftreten darf. Wie dies auch in Fig. 1 angedeutet ist, kann die Adresse dieser Spaltenansteuerleitung und damit die Adresse des betreffenden Koppelpunktes mit Hilfe eines Coders CZ gewonnen und von diesem auf ein folgendes Register Reg Z weitergegeben werden.

Um bei einem solchen Auslesen des Durchschaltezustandes von Koppelpunktzeilen einem unerwünschten Setzen oder Rücksetzen von Halte-Speicherzellen beim Aktivieren der jeweiligen Zeilenansteuerleitung entgegenzuwirken, sind die Gate-Elektroden der n-Kanal-Transistoren Tnh (in Fig. 2 und Fig. 3) zweckmäßigerweise mit einer Zeitkonstante behafteten Decoderausgängen xl, . . . , xi, . . . , xm (in Fig. 1) verbunden, so daß die jeweilige Leitung langsam aktiviert wird. Hierzu kann, wie dies auch in Fig. 1 angedeutet ist, in die Zeilenansteuerleitungen xl, . . . , xi, . . . xm jeweils ein Längswiderstand eingefügt sein oder es kann auch der Decoderausgang selbst bereits einen hohen Innenwiderstand haben; in beiden Fällen ergibt sich in Verbindung mit der Leitungskapazität eine Tiefpaßwirkung, so daß die Aktivierung der Zeilenansteuerleitungen eine entsprechende Verlangsamung erfährt.

Wie oben erwähnt wurde, kann der Spaltendecoder DY von seinem Eingangsregister Reg Y her gegebenenfalls mit einer Leeradresse oder mit der Adresse einer Spalte von eingangsseitig unbeschalteten Koppelpunkten beaufschlagt werden, um damit die Rücksetzung von Halte-Speicherzellen . . . Hÿ . . . einer Koppelpunktzeile zu ermöglichen. Hierzu sei nun ergänzend bemerkt, daß, ohne daß dies in Fig. 1 im einzelnen dargestellt ist, die n-Kananl-Transistoren Tnk (in Fig. 2 und Fig. 3) einer solchen Spalte von eingangsseitig "unbeschalteten" Koppelelementen . . . Kÿ . . . (in Fig. 1) mit ihrer eingangsleitungsseitigen Hauptelektrode auch an einer Quelle definierten Potentials, beispielsweise Masse, liegen können. Dies hat dann zur Folge, daß jeweils diejenigen Ausgangsleitungen . . . ai . . ., zu denen keine Nutzsignalverbindung durchgeschaltet ist, auf einem definierten Pegel liegen, der für Prüfzwecke gegebenenfalls auch von außen beeinflußbar sein mag.

Abschließend sei noch bemerkt, daß die Koppelpunktmatrix auch mit Erweiterungseingängen versehen sein kann, an die entsprechenden Ausgänge entsprechender anderer Koppelpunktmatrizen der Breitbandsignal-Raumkoppelpunkteinrichtung angeschlossen sein können. Solche Erweiterungseingänge können durch die Eingänge . . . ej . . . der Koppelelemente . . Kÿ . . einer Spalte von Koppelpunkten . . . KPÿ . . . gebildet sein, wobei jedoch in Abweichung von der Darstellung in Fig. 1 die einzelnen Koppelelement-Eingänge . . . ej . . . dieser Spalte nicht untereinander parallel geschaltet sind, sondern jeweils individuelle Erweiterungseingänge der Koppelpunktmatrix bilden.

Claims (8)

1. Breitbandsignal-Raumkoppeleinrichtung mit einer Koppelpunktmatrix in FET-Technik, deren Koppelelemente jeweils von einer decodergesteuerten, koppelpunktindividuellen Speicherzelle gesteuert werden, dadurch gekennzeichnet, daß das Koppelelement (Kÿ) durch einen einzigen, von der Speicherzelle (Hÿ) an seiner Gate-Elektrode mit einem den oberen (Grenz-)Wert eines durchzuschaltenden Signals um mehr als die Transistor-Pinch-Off-Spannung überschreitenden Durchschaltepotential bzw. mit einem den durch Erhöhung des unteren (Grenz-)Werts eines durchzuschaltenden Signals um die Transistor-Pinch-Off-Spannung sich ergebenden Pegel unterschreitenden Sperrpotential beaufschlagten n-Kanal- Transistor (Tnk) gebildet ist.

2. Breitbandsignal-Raumkoppeleinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die durch zwei Ansteuerdecoder (Zeilendecoder (DX), Spaltendecoder (DY)) in zwei Koordinaten angesteuerte Speicherzelle (Hÿ) durch einen n-Kanal-Transistor (Tnh) und zwei kreuzgekoppelte Inverterschaltungen (Tp′, Tn′; Tp″, Tn″) gebildet ist, deren eine (Tp′, Tn′) eingangsseitig mit dem zugehörigen Decoderausgang (yj) des einen Ansteuerdecoders (DY) über den n-Kanal-Transistor (Tnh) verbunden ist, der seinerseits an seiner Steuerelektrode mit dem Ausgangssignal des zugehörigen Decoderausgangs (xi) des anderen Ansteuerdecoders (DX) beaufschlagt ist, und deren andere (Tp″, Tn″) ausgangsseitig zum Steuereingang des zugehörigen Koppelelements (Kÿ) führt.

3. Breitbandsignal-Raumkoppeleinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die genannte andere Inverterschaltung (Tp″, Tn″) über einen Längswiderstand (R) mit der Gate-Elektrode des das Koppelelement (Kÿ) bildenden n-Kanal-Transistors (Tnk) verbunden ist.

4. Breitbandsignal-Raumkoppeleinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Speicherzellen (Hÿ) jeweils mit zwei kreuzgekoppelten C-MOS-Inverterschaltungen (Tp′, Tn′; Tp″, Tn″) gebildet sind.

5. Breitbandsignal-Raumkoppeleinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Speicherzellen (Hÿ) jeweils mit zwei kreuzgekoppelten n-Kanal-Inverterschaltungen (Tnl′, Tn′; Tnl″, Tn″) gebildet sind.

6. Breitbandsignal-Raumkoppeleinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die jeweils einen Inverterschaltungen (Tp′, Tn′) der einzelnen Speicherzellen (Hÿ) über den jeweils zugehörigen n-Kanal-Transistor (Tnh) mit tristate-fähigen Decoderausgängen (yj) verbunden sind.

7. Breitbandsignal-Raumkoppeleinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Gate-Elektroden der n-Kanal-Transistoren (Tnh) mit mit einer Zeitkonstante behafteten Decoderausgängen (xi) verbunden sind.

8. Breitbandsignal-Raumkoppeleinrichtung nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß die n-Kanal-Transistoren (Tnk) einer Reihe (Spalte bzw. Zeile) von Koppelelementen (Kÿ) mit ihrer eingangsseitigen Hauptelektrode an einer Quelle definierten Potentials (Masse) liegen.