KR980012412A - 양호한 프로파일을 갖는 캐패시터의 제조방법 - Google Patents

Abstract

반도체 메모리장치의 커패시터이 제조방법에 대해 기재되어 있다. 이 방법은, 반도체기판 상에 도전층을 형성하는 단계, 도전층 상에, 스토리지 전극을 각 셀 단위로 한정하기 위한 포토레지스트 패턴을 형성하는 단계, 포토레지스트 패턴을 식각마스크로 사용하며, 셀 가장자리에 형성되는 패턴의 측벽이 완만한 슬로프를 갖도록 상기 도전층을 패터닝하여 스토리지 전극패턴을 형성하는 단계 및 포토레지스트 패턴을 제거한 후, 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다. 따라서, 셀 배열부와 주변회로부의 경계부에 형성되는 더미 패턴의 측벽을 완만한 슬로프를 갖도록 형성함으로써, 층간절연막 형성시 절연물질의 플로우를 용이하게 하여, 스트링거의 발생을 발생할 수 있다.

Description

양호한 프로파일을 갖는 커패시터의 제조방법

본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 셀의 가장자리에 형성되는 스토리지 전극의 프로파일을 개선하기 위한 방법에 관한 것이다.

최근, 반도체 메모리장치의 고집적화 추세에 따라 단위 메모리 셀이 차지하는 면적이 급속도로 감소하게 되고, 이에 따라 작은 면적에서 보다 많은 캐피시턴스와 향상된 성능을 확보하기 위한 노력이 진행되고 있다.

도 1a 내지 도1c는 종래이 스토리지 전극 패턴을 형성하는 방법을 설명하기 위한 단면도들이다.

도1a를 참조하면, 셀 트랜지스터 등이 형성된 반도체기판(2) 상에, 예컨대 고온산화막(HTO)을 적층하여 층간절연막(4)을 형성한 후, 그 위에 스토리지 전극을 형성하기 위한 물질, 예컨대 폴리실리콘(6)을 증착한다. 이어서, 상기 폴리실리콘 상에 포토레지스트를 도포한 후 노광 및 현상을 통해 스토리지 전극을 단위 셀로 한정하기 위한 포토레지스트 패턴(8)을 형성한다.

도 1b를 참조하면, 상기 포토레지스트 패턴(8)을 식각마스크로 적용하여 노출된 부분의 폴리실리콘(6)을 식각한다.

도 1c를 참조하면, 식각 마스크로 사용된 상기 포토레지스트 패턴을 제거함으로써 스토리지 전극 패턴(6)을 형성한다.

상기한 종래의 스토리지 전극 패턴을 형성하는 통상적인 방법에 의하면, 모든 스토리지 전극 패턴의 프로파일의 거의 90°에 가깝게(88°∼89°) 형성된다. 따라서, 후속 공정에서 평탄화를 위하여 절연물질을 증착한 후 플로우(flow)하는 과정에서 절연물질의 플로우가 잘 이루어지지 않는다. 이로인해 후속 공정에서 배선층을 형성하기 위하여 금속을 증착한 후 식각할 때, 셀 배열부와 주변회로부가 이루는 골짜기 부위에 스트링거(stringer)가 남게 되어 소자의 신뢰성을 저하시키는 원인이 되고 있다.

본 발명이 이루고자 하는 기술적 과제는, 셀 배열부의 가장자리 부위에 형성되는 스토리지 전극 패턴의 측벽 프로파일에 슬로프(slope)를 줌으로써, 층간절연층의 평탄화시 절연물질의 플로우를 양호하게 하는 캐패시터의 제조방법을 제공함에 있다.

제1a도 내지 제1c도는 종래의 스토리지 전극 패턴을 형성하는 방법을 설명하기 위한 단면도들이다.

제2a도 내지 제2c도는 본 발명에 의한 스토리지 전극 패턴을 형성하는 방법을 설명하기 위한 단면도들이다.

상기 과제를 이루기 위하여 본 발명에 의한 커패시터 제조방법은, 반도체기판 상에 도전층을 형성하는 단계; 상기 도전층 상에, 스토리지 전극을 각 셀 단위로 한정하기 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 사용하며, 셀 가장자리에 형성되는 패턴의 측벽이 완만한 슬로프를 갖도록 상기 도전층을 패터닝하여 스토리지 전극 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 제거한 후 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 도전층을 패터닝하는 단계는, 50∼200mT의 압력, 40∼100 가우스(Gauss)의 자계에서 진행되는 것이 바람직하다.

본 발명에 따르면, 셀 배열부와 주변회로의 경계부에 형성되는 더미 패턴의 측벽을 완만한 슬로프를 갖도록 형성함으로써, 스트링거의 발생을 방지하여 소자의 신뢰성을 향상시킬 수 있다.

이하, 본 발명의 실시예를 첨부한 도면을 참조하여 더욱 상세히 설명하기로 한다.

도 2a 내지 도 2c는 본 발명에 의한 커패시터의 제조방법을 설명하기 위한 단면도이다.

도 2a를 참조하면, 반도체기판(12) 상에 층간절연막(14)으로, 예컨대 고온산화막(HTO)을 형성하고, 그 위에 스토리지 전극요 도전물질, 예컨대 폴리실리콘(16)을 소정 두께로 증착한다. 이어서, 상기 폴리실리콘층(16) 상에 포토레지스트를 도포한 후 노광 및 현상공정을 실시하여 스토리지 전극 패턴을 형성하기 위한 포토레지스트 패턴(18)을 형성한다.

도 2b를 참조하면, 상기 포토레지스트 패턴(18)을 식각 마스크로 사용하여 상기 폴리실리콘을 식각하나. 이때, 상기 셀 배열부의 가장자리에 형성하는 더미 셀의 패턴은 측벽의 프로파일을 개선하기 위하여 슬로프 식각(slope etching)을 실시하는데, 이 때의 공정조건이 중요하다. 즉, 공정 압력은 50∼200mT, 전력은 200∼400W, 그리고 자계(magnetic field)는 40∼100 가우스(Gauss)로 설정하여 공정을 진행한다. 또한 사용되는 가스로는 염화가스(Cl₂) 10∼100sccM과, HBr 가스 30∼100sccM을 혼합하여 사용한다. 상기 폴리실리콘 식각공정을 이러한 공정 조건하에서 진행함으로써, 셀 배열부의 가장자리에 형성하여 주는 더미 셀의 측벽을 경사지게 형성할 수 있게 된다.

도 2c를 참조하면, 식각 마스크로 사용된 포토레지스트 패턴을 제거함으로써 스토리지 전극 패턴(16)을 형성한다.

이 후에 도시는 생략되어 있지만, 통상의 커패시터 제조공정을 사용하여 유전막 및 플레이트 전극을 형서함으로써 커패시터를 완성한다.

상술한 본 발명에 의한 커패시터의 제조방법에 따르면, 스토리지 전극을 형성하기 위한 폴리실리콘 식각시공정 조건을 적절히 설정함으로써, 셀 배열부와 주변회로부의 경계부에 형성되는 더미 패턴의 측벽을 완만한 슬로프(81°∼82°)를 갖도록 형성할 수 있다. 따라서 후속 층간절연막 형성시 절연물질의 플로우를 용이하게하여, 배선물질의 식각시 셀 배열부와 주변회로부가 이루는 골짜기 부위에 스트링거의 발생을 방지하여 소자의 신뢰성을 향상시킬 수 있다.

Claims (2)

1. 반도체기판 상에 도전층을 형성하는 단계; 상기 도전층 상에, 스토리지 전극을 각 셀 단위로 한정하기 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각미스크로 사용하며, 셀 가장자리에 형성되는 패턴의 측벽이 완만한 슬로프를 갖도록 상기 도전층을 패터닝하여 스토리지 전극 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 제거한 후, 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터의 제조방법.
2. 제1항에 있어서, 상기 도전층을 패터닝하는 단계는, 50∼200mT의 압력과, 40∼100 가우스(Gauss)의 자계에서 진행되는 것을 특징으로 하는 커패시터의 제조방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.