KR980011957A - Semiconductor device manufacturing method - Google Patents
Semiconductor device manufacturing method Download PDFInfo
- Publication number
- KR980011957A KR980011957A KR1019970036052A KR19970036052A KR980011957A KR 980011957 A KR980011957 A KR 980011957A KR 1019970036052 A KR1019970036052 A KR 1019970036052A KR 19970036052 A KR19970036052 A KR 19970036052A KR 980011957 A KR980011957 A KR 980011957A
- Authority
- KR
- South Korea
- Prior art keywords
- polishing
- abrasive
- semiconductor device
- layer
- insulating layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 238000005498 polishing Methods 0.000 claims abstract description 70
- 239000002245 particle Substances 0.000 claims abstract description 34
- 239000004677 Nylon Substances 0.000 claims abstract description 31
- 229920001778 nylon Polymers 0.000 claims abstract description 31
- 229910052751 metal Inorganic materials 0.000 claims abstract description 18
- 239000002184 metal Substances 0.000 claims abstract description 18
- 239000000126 substance Substances 0.000 claims abstract description 6
- 238000012545 processing Methods 0.000 claims abstract description 5
- 239000010936 titanium Substances 0.000 claims description 16
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 8
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 54
- 235000012431 wafers Nutrition 0.000 description 32
- 239000011229 interlayer Substances 0.000 description 7
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- BZHJMEDXRYGGRV-UHFFFAOYSA-N Vinyl chloride Chemical compound ClC=C BZHJMEDXRYGGRV-UHFFFAOYSA-N 0.000 description 3
- 229910003460 diamond Inorganic materials 0.000 description 3
- 239000010432 diamond Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012552 review Methods 0.000 description 2
- BLOIXGFLXPCOGW-UHFFFAOYSA-N [Ti].[Sn] Chemical compound [Ti].[Sn] BLOIXGFLXPCOGW-UHFFFAOYSA-N 0.000 description 1
- 239000003082 abrasive agent Substances 0.000 description 1
- 239000006061 abrasive grain Substances 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67092—Apparatus for mechanical treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/6715—Apparatus for applying a liquid, a resin, an ink or the like
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Cleaning Or Drying Semiconductors (AREA)
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
Abstract
본 발명은 연마 패드로부터 연마제의 드레싱을 용이하게 하여 연마 웨이퍼 상의 입자와 스크래치를 감소시켜 연마 효율을 향상시킨 반도체 디바이스 제조 방법을 제공한다. 본 반도체 디바이스 제조 방법은 연마제를 이용한 화학적 기계적 연마에 의해 금속층이나 절연층을 연마하는 처리 단계를 포함한다. 연마 공정에서 사용되는 연마제의 평균 입자 지름은 100nm 보다 크거나 같다. 드레싱을 수행하는데는 나일론 브러쉬가 이용된다.The present invention provides a method of manufacturing a semiconductor device, which facilitates dressing of an abrasive from a polishing pad, thereby reducing particles and scratches on the polishing wafer to improve polishing efficiency. The present semiconductor device manufacturing method includes a processing step of polishing a metal layer or an insulating layer by chemical mechanical polishing using an abrasive. The average particle diameter of the abrasive used in the polishing process is greater than or equal to 100 nm. Nylon brushes are used to perform the dressings.
Description
본 발명은 반도체 디바이스 제조 방법에 관한 것으로, 특히 화학적 기계적 연마(chemical mechanical polishing)를 이용한 절연층 또는 금속층의 연마 기법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a polishing technique of an insulating layer or a metal layer using chemical mechanical polishing.
종래에는, 반도체 디바이스 제조 공정에서 반도체 웨이퍼(이하,″웨이퍼″라 함) 표면에 연마 패드를 대고 이표면 상의 금속층이나 절연층을 화학적 및 기계적으로 연마하는 방법을 이용하여 예컨대 다층 배선 구조를 만들어 왔다.Conventionally, in the semiconductor device manufacturing process, for example, a multilayer wiring structure has been made by applying a polishing pad to the surface of a semiconductor wafer (hereinafter referred to as a "wafer") and chemically and mechanically polishing a metal layer or an insulating layer on two surfaces. .
한편 일본 특허 공개(고까이) 평4-364730호에는, 모재료인 반도체 웨이퍼의 경면 마무리 (mirror finishing)를 위한 연마시에 연마 패드의 연마제를 제거하기 위하여 나일론 브러쉬 또는 다이아몬드 연마 입자를 이용하는 드레싱(dressing)법 이 기재되어 있다.On the other hand, Japanese Patent Application Laid-Open No. 4-364730 discloses a dressing using a nylon brush or diamond abrasive grains to remove abrasives from a polishing pad during polishing for mirror finishing of a base semiconductor wafer. dressing) method is described.
그러나, 종래에는 웨이퍼 상의 절연층 또는 금속층을 화학적 기계적으로 연마할 때에, 연마 패드로부터의 연마제 제거, 즉 드레싱을 포함하는 연마제의 입자 지름에 관한 검토가 충분히 이루어지지 못하여, 연마 웨이퍼에 입자와 스크래치가 많이 생겨 연마 효율을 향상시키기가 곤란했다.However, conventionally, when chemically and mechanically polishing an insulating layer or a metal layer on a wafer, the removal of the abrasive from the polishing pad, that is, the examination of the particle diameter of the abrasive including the dressing has not been sufficiently carried out, so that particles and scratches are formed on the polishing wafer. Many were produced and it was difficult to improve polishing efficiency.
한편, 웨이퍼 상의 금속층이나 절연층의 화학적 기계적 연마 대신에 모재료 또는 개시 재료인 반도체 웨이퍼의 경면 마무리에 대해 기재한 일본 특허 공개 평 4-364730호에서도, 드레싱 효율을 고려하여 연마제의 입자 지름에 대한 충분한 검토가 이루어지지 못했고, 또한 최적 나일론선에 대한 검토도 충분히 이루어지지 못했다.On the other hand, Japanese Patent Laid-Open No. 4-364730, which describes mirror finish of a semiconductor wafer as a parent material or starting material, instead of chemical mechanical polishing of a metal layer or an insulating layer on a wafer, also considers the dressing efficiency to determine the particle diameter of the abrasive. There was not enough review, and not enough review of the optimum nylon wire.
따라서, 본 발명의 목적은 연마 패드로부터 연마제의 드레싱을 용이하게 하여 연마 웨이퍼 상에 생기는 입자와 스크래치를 감소시켜 연마 효율을 향상시킬 수 있는 반도체 디바이스 제조 방법을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a method for manufacturing a semiconductor device which can facilitate the dressing of an abrasive from the polishing pad to reduce the particles and scratches generated on the polishing wafer to improve the polishing efficiency.
본 발명에 따른 반도체 디바이스의 제조 방법은 연마제를 이용한 화학적 기계적 연마에 의해 금속층이나 절연층을 연마하는 처리 단계를 포함한다. 이처리 단계에서는 사용된 연마제의 평균 입자 지름은 100nm 보다 크거나 같다. 또한, 드레싱은 나일론 브러쉬에 의해 수행된다.The method for manufacturing a semiconductor device according to the present invention includes a processing step of polishing a metal layer or an insulating layer by chemical mechanical polishing using an abrasive. In this treatment step, the average particle diameter of the abrasive used is greater than or equal to 100 nm. In addition, dressing is performed by a nylon brush.
연마를 수행하는 처리 단계는 관통 구멍을 충전시키기 위해 금속층을 남겨 둠으로써 멀티태스크 구조를 얻기 위해 절연층 상의 금속층에 대해 수행될 수 있다. 나일론 브러쉬는 다수의 나이론선으로 구성되며, 이 나일론선 각각은 0.2 내지 0.5 mm 범위의 지름을 갖고 있다.The processing step of performing polishing may be performed on the metal layer on the insulating layer to obtain a multitask structure by leaving the metal layer to fill the through holes. Nylon brushes consist of a number of nylon wires, each of which has a diameter in the range of 0.2 to 0.5 mm.
연마제는 알루미나 입자가 될 수 있다. 절연층은 불순물이 없는 실리콘 산화물층, 또는 붕소(B), 인(P), 및 질소 중 적어도 어느 하나를 함유한 실리콘 산화물이나 실리콘 질화물이 될 수 있다. 한편, 금속층은 텅스텐(W), 구리(Cu), 알루미늄(A1), 합금, 티타늄(Ti), 실리콘(Si), 및 티타늄 질화물(TiN)중 적어도 어느 하나를 함유할수 있다.The abrasive can be alumina particles. The insulating layer may be a silicon oxide layer free of impurities or silicon oxide or silicon nitride containing at least one of boron (B), phosphorus (P), and nitrogen. Meanwhile, the metal layer may contain at least one of tungsten (W), copper (Cu), aluminum (A1), alloy, titanium (Ti), silicon (Si), and titanium nitride (TiN).
본 발명은 본 발명의 바람직한 실시예에 대한 첨부 도면을 참조한 이하의 상세한 설명으로부터 더욱 완전히 이해될 것이다. 그러나 이 실시예는 본 발명에 대한 한정적 의미로 해석되어서는 않되며, 단지 설명과 이해를 위한 것임을 밝혀 둔다.The invention will be more fully understood from the following detailed description with reference to the accompanying drawings of preferred embodiments of the invention. However, this embodiment should not be construed in a limiting sense to the present invention, but for the purpose of explanation and understanding.
제1a도 내지 1c는 본 발명에 따른 반도체 디바이스 제조 방법의 바람직한 실시예에서의 공정 단계를 순서에 따라 도시한 단면도.1A to 1C are cross-sectional views sequentially showing the process steps in a preferred embodiment of the semiconductor device manufacturing method according to the present invention.
제2a도는 본 발명에 따른 반도체 디바이스 제조 방법의 바람직한 실시예에서 웨이퍼 연마중의 상태를 도시한 도면.2A shows a state during wafer polishing in a preferred embodiment of the semiconductor device manufacturing method according to the present invention.
제2b도는 본 발명에 따른 반도체 디바이스 제조 방법의 바람직한 실시예에서 나일론 브러쉬에 의한 드레싱 상태를 도시한 도면.2b shows a dressing state with a nylon brush in a preferred embodiment of the method of manufacturing a semiconductor device according to the invention.
제3도는 본 발명에 따른 반도체 디바이스 제조 방법의 도시된 실시예에서 이용되는 나일론 브러쉬 드레싱부를 도시한 확대도.3 is an enlarged view showing the nylon brush dressing portion used in the illustrated embodiment of the semiconductor device manufacturing method according to the present invention.
제4도는 W층 연마 속도의 연속 연마 의존성의 본 발명의 효과를 도시한 도면.4 shows the effect of the present invention on the continuous polishing dependence of the W layer polishing rate.
제5도는 본 발명의 알루미나 평균 입자 지름 200nm의 W층 연마 속도에 대한 각 평균 입자 지름 연마 속도의비를 도시한 도면.5 shows the ratio of the respective average particle diameter polishing rates to the W layer polishing rate of the alumina average particle diameter of 200 nm of the present invention.
제6도는 본 발명에 따른 나일론 브러쉬에 의한 드레싱 후의 연마 웨이퍼의 100㎠ 당 총 입자 및 스크래치수의 연마 입자의 평균 입자 지름 의존성을 도시한 도면.6 shows the average particle diameter dependence of the total particles per 100 cm 2 of the abrasive wafer and the number of scratches of the abrasive wafer after dressing with the nylon brush according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 웨이퍼 12 : 절연층10 wafer 12 insulation layer
13 : Ti층 14 : TiN 층13: Ti layer 14: TiN layer
15 : AISiCu층 16 : TiN 층15: AISiCu layer 16: TiN layer
17 : 층간 절연층 18 : 관통 구멍17: interlayer insulation layer 18: through hole
30 : 연마 장치 31 : 회전축30: polishing apparatus 31: rotating shaft
32 : 정반 33 : 연마 패드32: surface plate 33: polishing pad
34 : 연마제 공급 파이프 35 : 순수 공급 파이프34: abrasive supply pipe 35: pure water supply pipe
40 : 연마부 42 : 캐리어40: polishing part 42: carrier
50 : 브러쉬 드레싱부 52 : 회전 금속판50: brush dressing unit 52: rotating metal plate
54 : 염화 비닐판54: vinyl chloride plate
이하, 첨부 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명한다. 이후의 설명에서는 많은 특정의 세부 사항들은 본 발명의 철저한 이해를 위해 제시된 것일 뿐이고, 본 발명은 이러한 특정의 세부 사항들 없이도 실시될 수 있음은 본 기술 분야의 통상의 전문가에게 자명할 것이다. 어떤 경우에서는, 잘 알려져 있는 구조에 대해서는 본 발명을 불명료하게 할 우려가 있으므로 이를 피하기 위해 상세히 설명하지는 않겠다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention. In the following description, numerous specific details are set forth for a thorough understanding of the present invention, and it will be apparent to those skilled in the art that the present invention may be practiced without these specific details. In some cases, well-known structures will not be described in detail in order to avoid the present invention, since the present invention may be obscured.
도 1a 내지 1c는 본 발명에 따른 반도체 디바이스 제조 방법의 바람직한 실시예에서의 처리 단계를 순서적으로 도시한 단면도들이다.1A to 1C are cross-sectional views sequentially showing processing steps in a preferred embodiment of the semiconductor device manufacturing method according to the present invention.
먼저, 도 1a에서, 웨이퍼(10)의 실리콘 기판(11) 상에 형성된 절연층(12)상에는 Ti층(13), TiN층(14), 주배선 재료인 AISiCu 층(15), 및 TiN층 (16)으로 구성된 하부 배선이 형성된다. 그 다음, 전체 표면에 층간 절연층(17)이 덮여진다. 이 층간 절연층(17)을 통해, 500nm 지름의 관통 구멍(18)이 건식 에칭에 의해 하부 배선에 도달하도록 형성된다. 그후, 스퍼터링을 이용하여 30nm 두께의 Ti층(19)과 100nm두께의 TiN층(20)이 형성된다. 층간 절연층(17)은 불순물이 없는 실리콘 산화물층, 또는 붕소(B), 인(P), 및 질소 중 적어도 어느 하나의 불순물 원소를 함유한 실리콘 산화물층이나 실리콘 질화물층이다.First, in FIG. 1A, on the insulating layer 12 formed on the silicon substrate 11 of the wafer 10, a Ti layer 13, a TiN layer 14, an AISiCu layer 15 as a main wiring material, and a TiN layer A lower wiring composed of 16 is formed. Then, the interlayer insulating layer 17 is covered over the entire surface. Through this interlayer insulating layer 17, a 500 nm diameter through hole 18 is formed to reach the lower wiring by dry etching. Thereafter, a 30 nm thick Ti layer 19 and a 100 nm thick TiN layer 20 are formed by sputtering. The interlayer insulating layer 17 is a silicon oxide layer free of impurities, or a silicon oxide layer or silicon nitride layer containing at least one impurity element of boron (B), phosphorus (P), and nitrogen.
다음, 도 1b에 도시된 바와 같이, 415℃의 성장 온도에서 전체 표면 상에 브랭킷(branket) W층(21)이 500nm두께로 형성된다.Next, as shown in Fig. 1B, a blanket W layer 21 is formed on the entire surface at a growth temperature of 415 ° C to a thickness of 500 nm.
다음, 도 1c에 도시된바와 같이 도 2a 내지 3에 도시된 화학적 기계적 연마법을 이용하여, 층간 절연층(17)의 상부 표면상의 TiN층(20)과 Ti층(19)이 제거되고, 층간 절연층(17)의 상부 표면이 제거되어 평탄화된다. 따라서 관통 구멍은 W층(21)에 의해 매립된다.Next, using the chemical mechanical polishing method shown in FIGS. 2A to 3, as shown in FIG. 1C, the TiN layer 20 and the Ti layer 19 on the upper surface of the interlayer insulating layer 17 are removed, and the interlayers are removed. The upper surface of the insulating layer 17 is removed and planarized. Therefore, the through hole is filled by the W layer 21.
이어서, 층간 절연층(17)상에 관통 구멍(18)을 통해 하부 배선에 접속된 상부 배선이 형성되어 다층 배선 구조가 얻어진다.Subsequently, an upper wiring connected to the lower wiring through the through hole 18 is formed on the interlayer insulating layer 17 to obtain a multilayer wiring structure.
도 2a는 본발명에 따른 반도체 디바이스 제조 방법의 바람직한 실시예에서 웨이퍼 연마 중의 상태를 도시한 도면이고, 도 2b는 본 발명에 따른 반도체 디바이스 제조 방법의 바람직한 실시예에서 나일론 브러쉬에 의한 드레싱 상태를 도시한 도면이다.2A shows a state during wafer polishing in a preferred embodiment of the semiconductor device manufacturing method according to the present invention, and FIG. 2B shows a dressing state with a nylon brush in a preferred embodiment of the semiconductor device manufacturing method according to the present invention. One drawing.
도 2a와 2b에서 연마 장치(30)는 회전축(31)에 의해 회전되도록 구성되는 정반(platen)(32)상에 고정된 연마 패드(33)를 갖고 있다. 연마 패드(33) 위에는 연마부(40), 브러쉬부(50), 및 연마제 공급 파이프(34)와 순수(pure water)공급 파이프(35)가 설치되어 있다.2A and 2B, the polishing apparatus 30 has a polishing pad 33 fixed on a platen 32 which is configured to be rotated by the rotation shaft 31. On the polishing pad 33, a polishing portion 40, a brush portion 50, an abrasive supply pipe 34 and a pure water supply pipe 35 are provided.
연마부(40)는 회전축에 의해 구동되며 피연마 웨이퍼(10)상에 고정된 캐리어(42)를 갖고 있다.The polishing portion 40 is driven by a rotating shaft and has a carrier 42 fixed on the to-be-polished wafer 10.
확대도인 도 3을 참조로 부가적으로 설명하면, 브러쉬 드레싱부(50)는 회전축(51)에 의해 회전 구동되는 회전 금속판(52), 회전 금속판(52)상에 자기적으로 부착된 3mm 두께의 금속 지지판, 금속 지지판 상에 고정된 7mm 두께의 염화비닐판(54), 및 염화비닐판(54)내에 뿌리부(root portion)가 매립되어 있으며 20mm 길이로 신장된 수많은 나일론선을 포함한다. 이 수많은 나일론선으로서 나일론 브러쉬를 형성한다.Referring to FIG. 3, which is an enlarged view, the brush dressing part 50 is 3 mm thick magnetically attached to the rotating metal plate 52 and the rotating metal plate 52 which are rotationally driven by the rotating shaft 51. A metal support plate, a 7mm thick vinyl chloride plate 54 fixed on the metal support plate, and a root portion embedded in the vinyl chloride plate 54 and a number of nylon wires extending 20 mm long. These many nylon wires form a nylon brush.
나일론 브러쉬를 형성하는 나일론선의 지름은 도시된 실시예에서는 0.35mm이다. 여러가지 실험을 통해서, 후에 설명될 본 발명의 효과를 얻기 위한 나일론선 지름의 적당한 범위는 0.2mm 내지 0.5mm이다. 나일론선의 지름이 0.5mm이상이 되면, 나일론선의 초기 피치가 너무 넓고 딱딱하게 되어 연마제를 제거하기 위한 적당한 탄성을 얻기가 어렵게 된다. 한편, 나일론선의 지름이 0.2mm 이하가 되면, 나일론선은 너무 유연하게 되어 드레싱 중에 가해지는 작용력에 의해서 변형이 생기게 되어 연마제를 제거하기 위한 적당한 피치를 유지하기가 어렵고 또 연마제를 제거하기 위한 적당한 탄성력을 얻기가 어렵다.The diameter of the nylon wire forming the nylon brush is 0.35 mm in the illustrated embodiment. Through various experiments, a suitable range of nylon wire diameter for obtaining the effect of the present invention to be described later is 0.2 mm to 0.5 mm. When the diameter of the nylon wire is 0.5 mm or more, the initial pitch of the nylon wire becomes too wide and hard, making it difficult to obtain a suitable elasticity for removing the abrasive. On the other hand, when the diameter of the nylon wire is 0.2 mm or less, the nylon wire becomes so flexible that it is deformed by the action force applied during dressing, making it difficult to maintain a proper pitch for removing the abrasive, and an appropriate elastic force for removing the abrasive. Is difficult to obtain.
도 2a에 도시된 웨이퍼 연마 중에는, 정반(32)의 회전 속도(정반 속도)는 50 r.p.m.이고 캐리어(42)의 회전 속도(캐리어 속도)는 40 r.p.m.이고, 전체 캐리어(42)를 통해 연마 중에 웨이퍼에 가해지는 압력(하방 압력(down press))은 5.0psi이고, 연마 중의 웨이퍼(10)의 변형 보정 압력(하반 압력에 반대되는 방향에서의 압력=후방 압력(back press)은 2.5psi이고, 그리고 연마 중에 연마제 공급 파이프(34)로부터 연마 패드(33)에 공급되는 연마제의 유속(슬러리(slurry) 유속)은 200 cc/min 이다.During the wafer polishing shown in FIG. 2A, the rotation speed (plate speed) of the surface plate 32 is 50 rpm and the rotation speed (carrier speed) of the carrier 42 is 40 rpm, and the wafer is polished through the entire carrier 42. Pressure applied (down press) is 5.0 psi, deformation correction pressure (pressure in the direction opposite to the lower half pressure) of the wafer 10 during polishing = 2.5 psi, and The flow rate (slurry flow rate) of the abrasive supplied from the abrasive supply pipe 34 to the polishing pad 33 during polishing is 200 cc / min.
상술한 조건하에서, 그리고 200nm의 평균 입자 지름을 가진 알루미나 입자를 이용하여 도 1b에 도시된 브랭킷 W(21)가 형성된 웨이퍼(10)가 연마되어 도 1c에 도시된 부분을 형성한다.Under the above-described conditions, and using alumina particles having an average particle diameter of 200 nm, the wafer 10 on which the blanket W 21 shown in FIG. 1B is formed is polished to form the portion shown in FIG. 1C.
연마 후에, 정반(32)의 회전을 유지하면서, 연마부(40)의 회전은 정지되고, 연마제 공급 파이프(34)로부터의 연마제 공급은 차단되고, 순수 공급 파이프(35)로부터 순수가 연마 패드(33)상에 공급된다. 그 다른 나일론 브러쉬를 드레싱부(50)를 회전 구동시킴으로써 연마 패드(33)가 드레스되어 스며드는 연마제를 제거하게 된다.After polishing, while the rotation of the surface plate 32 is maintained, the rotation of the polishing unit 40 is stopped, the abrasive supply from the abrasive supply pipe 34 is interrupted, and pure water is supplied from the pure water supply pipe 35 to the polishing pad ( 33). The other nylon brush is driven to rotate the dressing unit 50 to remove the abrasive that soaks the polishing pad 33.
도 4에는 10개의 웨이퍼가 각각 2분 동안 연마된 경우의 연마 속도를 도시한 것이다.4 shows the polishing rate when 10 wafers are polished for 2 minutes each.
도 4에서, -□로 표시된 데이타(60)는 한 웨이퍼 연마와 그 다음의 웨이퍼 연마 간에 30분 동안에 상술한 드레싱이 수행된 경우를 나타낸 것이고, -로 표시된 데이타(70)는 한 웨이퍼 연마와 그 다음의 웨이퍼 연마 간에 30분 동안에 다이아몬드 드레싱이 수행된 경우를 나타낸 것이고, -로 표시된 데이타(80)는 한 웨이퍼 연마와 그 다음의 웨이퍼 연마 간에 드레싱이 수행되지 않는 경우를 나타낸 것이다.In Fig. 4, data 60 denoted by-indicates the case where the above-described dressing is performed for 30 minutes between one wafer polishing and the next wafer polishing,- Data 70, denoted as the case where diamond dressing was performed for 30 minutes between one wafer polishing and the next, followed by Data 80, denoted as, shows the case where dressing is not performed between one wafer polishing and the next.
도 4로부터 알수 있듯이, 연마와 드레싱이 안정되는 세번째 웨이퍼 이후에서는 본 발명에 따른 나일론 브러쉬는 다이아몬드 드레싱이 수행된 경우나 드레싱이 수행되지 않는 경우에 비해 연마 또는 드레싱 효율이 약 12% 정도 증가한다.As can be seen from FIG. 4, after the third wafer where polishing and dressing is stabilized, the nylon brush according to the present invention increases the polishing or dressing efficiency by about 12% compared to when diamond dressing is performed or dressing is not performed.
이 결과로부터, 본 발명에 따른 나일론 브러쉬 드레싱을 이용하고, 1매 또는 2매의 웨이퍼를 더미(dummy)로 사용함으로써, 연마제의 제거가 촉진되어 연마된 패드 표면을 양호한 상태로 유지하면서 연마를 수행할 수가 있게 된다.From this result, by using the nylon brush dressing according to the present invention and by using one or two wafers as a dummy, removal of the abrasive is promoted to perform polishing while maintaining the polished pad surface in a good state. I can do it.
도 5는 드레싱에 나일론 브러쉬를 이용할 때의 알루미나 입자의 평균 입자 지름 200nm의 W층 연마 속도에 대한 연마 속도비(평균 입자 지름 200nm의 W층 연마 속도에 대한 속도를 1로 한 경우에, 200nm 이외의 평균입자 지름의 상대적인 연마 속도)의 연마제 입자 지름 의존성을 도시한 것이다.FIG. 5 shows a polishing rate ratio (when the rate for the W layer polishing rate with an average particle diameter of 200 nm is 1, except for 200 nm when the nylon brush is used for dressing) with respect to the W layer polishing rate of an average particle diameter of 200 nm. The abrasive particle diameter dependence of the relative polishing rate of the average particle diameter of?).
100nm보다 크거나 같은 평균 입자 지름에서는 연마 속도는 0.90 보다 크거나 같은 연마 속도비에서 상당히 안정된다. 100nm 보다 작은 평균 입자 지름에서는 연마 속도가 크게 작아져서 알루미나 입자의 입자 지름 의존성의 영향이 크게 된다.At average particle diameters greater than or equal to 100 nm, the polishing rate is fairly stable at polishing rate ratios greater than or equal to 0.90. At average particle diameters smaller than 100 nm, the polishing rate is greatly reduced, which greatly influences the particle diameter dependency of the alumina particles.
도 6은 본 발명에 따른 나일론 브러쉬에 의한 드레싱 후에 연마 웨이퍼의 100㎠ 당 입자 및 스크래치의 총수의 연마제 입자의 평균 입자 지름 의존성을 도시한 것이다.Figure 6 shows the average particle diameter dependence of the abrasive particles of the total number of particles per 100 cm 2 of the abrasive wafer and of the scratch after dressing with the nylon brush according to the present invention.
연마 웨이퍼 상에 남아 있는 입자와 스크래치수는 연마제의 평균 입자 지름이 100nm보다 크거나 같을 때에 약 90% 감소된다.The particles and scratch number remaining on the abrasive wafer are reduced by about 90% when the average particle diameter of the abrasive is greater than or equal to 100 nm.
이것은 나일론 브러쉬가 100nm보다 크거나 같은 평균 입자 지름을 가진 알루미나를 성공적으로 제거하면서 도 100nm 보다 작은 입자 지름을 가진 알루미나는 연마 웨이퍼 상에 남도록 통과시킬 수가 있기 때문이다.This is because the alumina with a particle diameter smaller than 100 nm can pass on the abrasive wafer while the nylon brush successfully removes alumina with an average particle diameter greater than or equal to 100 nm.
따라서, 나일론 브러쉬에 의한 드레싱은 알루미나의 평균 입자 지름이 100nm 보다 크거나 같은 경우에 효과적이다.Thus, dressing with a nylon brush is effective when the average particle diameter of alumina is greater than or equal to 100 nm.
상기 설명된 바와 같이, 본 발명에 따라서는, 연마 패드로부터의 연마제의 드레싱이 용이해진다. 따라서, 웨이퍼 상의 입자와 스크래치가 크게 감소되어 반도체 웨이퍼 연마시에 효율성 개선에 기여하게 된다. 더구나, 연마패드의 수명도 연장될 수 있다.As explained above, according to the present invention, the dressing of the abrasive from the polishing pad is facilitated. Thus, the particles and scratches on the wafer are greatly reduced, contributing to the improvement in efficiency in polishing the semiconductor wafer. Moreover, the life of the polishing pad can also be extended.
지금까지 예시적인 실시예들을 통해서 본 발명을 설명하였지만, 당업자에게는 본 발명의 본질과 범위를 벗어남이 없이 여러가지 다른 변경, 생략, 및 부가가 가능함은 물론이다. 따라서, 본 발명은 상술한특정 실시예에만 한정되어서는 아니되며 특허 청구 범위에 기재된 특성에 관련된 영역 내에서 구체화될 수 있는 모든 가능한 실시예와그 등가적인 것을 포함하는 것으로 이해되어야 한다.While the present invention has been described with reference to exemplary embodiments, various changes, omissions, and additions may be made by those skilled in the art without departing from the spirit and scope of the present invention. Accordingly, the present invention should not be limited to the specific embodiments described above, but should be understood to include equivalents to all possible embodiments that can be embodied within the scope related to the properties described in the claims.
예컨대, 설명된 실시예는 텅스텐(W)층의 연마시의 드레싱에 대해 설명하였지만, 본 발명은 텅스텐(W)층에만 적용되는 것은 아니고, 구리(Cu)층, 알루미늄(Al) 합금층, 티타늄(Ti)층, 실리콘(Si)층, 티타늄(TiN)층 등에도 적용되어 W층의 경우에 얻어질 수 있는 효과와 유사한 효과를 얻을 수가 있다.For example, the described embodiment has described the dressing when polishing the tungsten (W) layer, but the present invention is not only applied to the tungsten (W) layer, but the copper (Cu) layer, aluminum (Al) alloy layer, titanium It is also applied to the (Ti) layer, the silicon (Si) layer, the titanium (TiN) layer, and the like to obtain an effect similar to that obtained in the case of the W layer.
본 발명에 따라서는, 연마 패드로부터 연마제의 드레싱을 용이하게 하여 연마 웨이퍼 상에 생기는 입자와 스크래치를 감소시켜 연마 효율을 향상시킬 수가 있다.According to the present invention, the dressing of the abrasive from the polishing pad can be facilitated, thereby reducing the particles and scratches generated on the polishing wafer, thereby improving the polishing efficiency.
Claims (8)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP96-200647 | 1996-07-30 | ||
| JP8200647A JP2885193B2 (en) | 1996-07-30 | 1996-07-30 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980011957A true KR980011957A (en) | 1998-04-30 |
| KR100266529B1 KR100266529B1 (en) | 2000-11-01 |
Family
ID=16427884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970036052A KR100266529B1 (en) | 1996-07-30 | 1997-07-30 | Fabrication process of semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2885193B2 (en) |
| KR (1) | KR100266529B1 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990010191A (en) * | 1997-07-15 | 1999-02-05 | 윤종용 | Semiconductor device |
| KR20010008429A (en) * | 1998-12-30 | 2001-02-05 | 김영환 | Polishing pad conditioner and polishing pad conditioning method using the same |
| JP4936040B2 (en) * | 2005-08-26 | 2012-05-23 | 株式会社東京精密 | Pad dressing method |
| JP5103356B2 (en) * | 2008-10-31 | 2012-12-19 | 東京エレクトロン株式会社 | Substrate cleaning brush, substrate processing apparatus, and substrate cleaning method |
| KR20110053753A (en) * | 2009-11-16 | 2011-05-24 | 삼성전기주식회사 | Apparatus and method for polishing substrate |
-
1996
- 1996-07-30 JP JP8200647A patent/JP2885193B2/en not_active Expired - Fee Related
-
1997
- 1997-07-30 KR KR1019970036052A patent/KR100266529B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1050643A (en) | 1998-02-20 |
| JP2885193B2 (en) | 1999-04-19 |
| KR100266529B1 (en) | 2000-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6656842B2 (en) | Barrier layer buffing after Cu CMP | |
| US5514245A (en) | Method for chemical planarization (CMP) of a semiconductor wafer to provide a planar surface free of microscratches | |
| KR100757885B1 (en) | A polishing Apparatus and Semiconductor Device Manufacturing Method using the Polishing Apparatus | |
| JP3676030B2 (en) | Polishing pad dressing method and semiconductor device manufacturing method | |
| US7375023B2 (en) | Method and apparatus for chemical mechanical polishing of semiconductor substrates | |
| US20010005666A1 (en) | Chemical mechanical polishing methods | |
| JP2005514778A (en) | Method for planarizing a surface containing a Group VIII metal using a complexing agent | |
| US7494931B2 (en) | Method for fabricating semiconductor device and polishing method | |
| JP3668046B2 (en) | Polishing cloth and method for manufacturing semiconductor device using the polishing cloth | |
| KR100650079B1 (en) | Polishing Apparatus and Polishing Pad Useful In Polishing Apparatus and Polishing Method | |
| US6443807B1 (en) | Polishing process for use in method of fabricating semiconductor device | |
| US20060261041A1 (en) | Method for manufacturing metal line contact plug of semiconductor device | |
| KR100667391B1 (en) | Methods for planarization of group ? metal-containing surfaces using a fixed abrasive article | |
| KR100266529B1 (en) | Fabrication process of semiconductor device | |
| US6517416B1 (en) | Chemical mechanical polisher including a pad conditioner and a method of manufacturing an integrated circuit using the chemical mechanical polisher | |
| US6361402B1 (en) | Method for planarizing photoresist | |
| JP2932179B2 (en) | Chemical mechanical polishing method and apparatus | |
| US20010002335A1 (en) | Chemical mechanical polishing methods using low ph slurrymixtures | |
| US20070235345A1 (en) | Polishing method that suppresses hillock formation | |
| US6080671A (en) | Process of chemical-mechanical polishing and manufacturing an integrated circuit | |
| JP2000173957A (en) | Semiconductor wafer polishing pad, its reclaiming method, and polishing method using the same | |
| TW455525B (en) | Method for improving chemical mechanical polishing of tungsten metal layer | |
| JP2001257188A (en) | Method of manufacturing semiconductor integrated circuit device | |
| TW592890B (en) | Copper process chemical mechanical polishing method | |
| JP2001269860A (en) | Slurry for polishing copper-based metal and polishing method for copper-based metal membrane |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20030619 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |