KR970062898A - 디지탈 컴퓨터 시스템에서의 지연형 예외 에뮬레이션 방법 및 시스템 - Google Patents

디지탈 컴퓨터 시스템에서의 지연형 예외 에뮬레이션 방법 및 시스템 Download PDF

Info

Publication number
KR970062898A
KR970062898A KR1019970004632A KR19970004632A KR970062898A KR 970062898 A KR970062898 A KR 970062898A KR 1019970004632 A KR1019970004632 A KR 1019970004632A KR 19970004632 A KR19970004632 A KR 19970004632A KR 970062898 A KR970062898 A KR 970062898A
Authority
KR
South Korea
Prior art keywords
exception
instruction
pending
processor
regular
Prior art date
Application number
KR1019970004632A
Other languages
English (en)
Inventor
폴 에이치 호헨시
데이비드 다이스
Original Assignee
리 페치
썬 마이크로시스템스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 리 페치, 썬 마이크로시스템스 인코포레이티드 filed Critical 리 페치
Publication of KR970062898A publication Critical patent/KR970062898A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
    • G06F9/3865—Recovery, e.g. branch miss-prediction, exception handling using deferred exception handling, e.g. exception flags
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
    • G06F9/45533—Hypervisors; Virtual machine monitors
    • G06F9/45554—Instruction set architectures of guest OS and hypervisor or native processor differ, e.g. Bochs or VirtualPC on PowerPC MacOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Executing Machine-Instructions (AREA)
  • Debugging And Monitoring (AREA)

Abstract

정규 예외 처리 프로세서 및 제어 서브시스템을 포함하는 디지탈 컴퓨터 시스템이 제공된다. 정규 예외 처리 프로세서는 명령어의 제어하에 연산 처리를 수행한다. 정규 예외 처리 프로세서는 정규 예외 처리 모델에 따라 구성되는데,여기서는, 만일 한 명령어와 관련하여 예외 조건이 발생되면, 그 명령어와 관련하여 예외 조건이 처리된다. 정규 예외 처리 프로세서는 또한 보류(pending)예외 표시 상태 및 비보류(no pending) 예외 표시 상태를 가진 보류 예외 표시기(indicator)를 포함한다. 제어 시스템은 에뮬레이션 프로그램으로부터의 적어도 하나의 명령어의 에뮬에리션 프로그램으로부터 적어도 하나의 명령어의 에뮬레이션을 용이하게 하기 위해 정규 예외 처리 프로세서로 일련의 명령어를 제공한다. 예뮬레이션 프로그램은 지연형 예외 처리 모델에 따라 구성되는 지연형 예외 처리 프로세서에 의해 처리되도록 구성되며, 여기서는 한 명령의 처리중에 예외가 검축되면, 후속 명령어와 관련하여 예외 조건이 처리되게 된다. 에뮬레이션 프로그램 명령어의 에뮬에이션시 제어시스템에 의해 제공되는 일련의 명령어는, (i) 보류 예외 표시기가 보류 예외 표시 상태에 있는지 판단하고, 만일 그렇다면, 보류 예외를 처리하고 그 보류 예외 표시기를 비보류 예외 상태로 조건설정(condition) 하기 위한 루틴을 호출하고,(ⅱ) 에뮬레이션 처리 명령어에 따라 처리 연산을 수행하고, (ⅲ) 만일 처리 연산중 에 예외 조건이 검출되면, 그 예외 조건이 후속 에뮬레이션 프로그램 명령어에 대한 처리 연산중에 처리되게 되도록 보류 예외 표시기를 보류 예외 표시 상태로 조건 설정하기 위해 프로세서의 정류 예외 처리 모델에 따른 예외 처리기를 호출하도록 정규 예외 처리 프로세서를 제어한다.

Description

디지탈 컴퓨터 시스템에서의 지연형 예외 에뮬레이션 방법 및 시스템.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따라 구성된 대지탈 컴퓨터 시스템을 도시하는 기능 블록도.

Claims (36)

  1. 디지탈 컴퓨터 시스템에 있어서, 만일 한 명령어와 관련하여 예외 조건일 발생되면, 그 명령어와 관련하여 예외 조건이 처리되도록 되어 있는 정류 예외 처리 모델에 따라 구성되고, 보류 예외 표시 상태 및 비-보류 예외 표시 상태를 가진 보류 예외 표시기를 포함하며, 명령어의 제어하에 처리 연산을 수행하기 위한 정규 예외 처리 프로세서; 및 만일 한 명령어의 처리중에 예외가 검출되면, 후속 명령어와 관련하여 예외 조건이 처리되도록 되어 있는 지연형 예외 처리 모델에 따라 구성된 지연형 예외 처리 프로세서에 의해 처리되도록 구성되는 에뮬레이션 프로그램 명령어의 에뮬레이션을 용이하게 하기 위해 적어도 하나의 명령어를 정류 예외 처리 프로세서로 제공하기 위한 제어 시스템을 포함하고, 상기 제어 시스템에 의해 제공되는 명령어는 (ⅰ) 보류 예외 표시기가 보류 예외 표시 상태에 있는지 판단하고, 만일 그렇다면, 보류 예외를 처리하기 위해 보류 예외처리 루틴을 호출하고, (ⅱ) 에뮬레이션 처리 명령어에 따라 처리 연산을 수행하고, (ⅲ) 만일 처리 연산중에 예외 조건이 검출되면, 그 예외 조건이 후속 에뮬레이션 프로그램 명령어의 처리 연산중에 처리되게 되도록, 상기 보류 예외 표시기를 보류 예외 표시 상태로 조선 설정하기 위해 프로세서의 정규 예외 처리 모델에 따라 예외 처리기를 호출하도록, 상기 정규 예외 처리 프로세서를 제어하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
  2. 제1항에 있어서, 상기 제어 시스템은, 상기 정규 예외 처리 프로세서로 하여금, 보류 예외 표시기를 보류 예외 표시 상태로 조건설정하도록 인에이블시키는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
  3. 제1항에 있어서, 상기 에뮬레이션 프로그램 명령어는 상기 지연형 예외 처리 프로세서에 의해 처리될 수 있는 에뮬레이션 프로그램 명령어 세트로부터 선택되고, 상기 에뮬레이션 프로그램 명령어 세트는 여러가지 형태로 분할되어 있으며, 상기 제어 시스템은, 선택된 에뮬레이션 프로그램 명령어 형태의 에뮬레이션 프로그램 명령어에 따라 청구항 1에 기재된 바와 같이 정규 예외 처리 프로세서를 제어하도록 명령어를 제공하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
  4. 제3항에 있어서, 상기 선택된 에뮬레이션 프로그램 명령어 형태의 명령는 부동 소수점 명령어를 포함하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
  5. 제1항에 있어서, 상기 제어 시스템에 의해 제공되는 명령어는 다수의 명령어 형태로 분할된 명령어 세트로부터 선택되며, 상기 보류 예외 표시기는, 비-보류 예외 상태에 대응하고 정규 예외 처리 프로세서로 하여금 선택된 형태의 명령어를 실행하도록 인에블시키는 인에이블상태와, 보류 예외 상태에 대응하고 상기 선택된 형태의 명령어 실행으로부터 정규 예외 처리 프로세서를 디스에이블시키는 디스에이블 조건을 가진 플래그를 포함하고, 상기 제어 시스템은, 상기 예외 처리 프로세서로 하여금 플래그를 테스트하도록 하고 만일 플래그가 디스에이블 조건에 있으면 상기 보류 예외 처리 루틴을 호출하도록 상기 선택된 형태의 적어도 하나의 명령어를 제공하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
  6. 제5항에 있어서, 상기 선택된 명령어 형태의 명령어는 부동 소수점 명령어를 포함하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
  7. 제1항에 있어서, 선택된 형태의 적어도 하나의 명령어에 의해 제어되는 정규 예외 처리 프로세서에 의한 억세스를 위한 정보를 저장하기 위한 메모리를 더 포함하고, 상기 메모리의 적어도 일부분에 대한 억세스는 억세스 허가 상태 및 비 억세스 허가 상태를 가진 억세스 표시기에 응답하여 제어될 수 있으며, 억세스 허가 상태가 비-보류 예외 상태에 대응하고, 비 억세스 허가 상태가 보류 예외 상태에 대응하는 방식으로 억세스 표시기는 보류 예외 표시기에 대응하며, 제어 시스템은, 정규 예외 프로세서로 하여금 억세스 표시기를 테스트하여 만일 억세스 표시기가 비 억세스 허가 상태에 있으면 상기 보류 예외 처리 루틴을 호출하도록 인에블시키는 상기 선택된 형태의 적어도 하나의 명령어를 제공하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
  8. 제7항에 있어서, 상기 메모리는 페이지로 분할되고, 상기 메모리의 상기 적어도 일부분은 상기 페이지중 선택된 한 페이지를 포함하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
  9. 제7항에 있어서, 상기 선택된 형태의 적어도 하나의 명령어는 상기 메모리에 정보를 기억시키기 위한 기억 연산을 수행하도록 상기 정규 예외 처리 프로세서를 인에이블 시키는 기억 명령어를 포함하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
  10. 만일 한 명령과 관련하여 예외 조건이 검출되면, 그 명령어와 관련하여 예외 조건이 처리되도록 되어있는 정규 예외 처리 모델에 따라 구성되고, 보류 예외 표시 상태 및 비-보류 예외 표시 상태를 가진 보류 예외 표시기를 갖추고 있으며, 명령어의 제어하에 처리 연산을 수행하는 정규 예외 처리 프로세서를 제어하는 방법에 있어서, 상기 방법은, 적어도 하나의 명령어에 의해 인에이블되어, 만일 한 명령어의 처리중에 예외가 검출되면, 후속 명령어와 관령하여 예외 조건이 처리되도록 되어 있는 지연형에의 처리 모델에 따라 구성된 지연형 예외 처리 프로세서에 의해 처리되도록 구성되는 적어도 하나의 에뮬레이션 프로그램 명령어를 예뮬레이트 하도록 상기 정규 예외 처리 프로세서를 인에이블시는 단계를 포함하고, 상기 명령어는, A, 보류 예외 표시기가 보류 예외 표시 상태에 있는지 판단하고, 만일 그렇다면, 보류 예외를 처리하고,보류 예외 표시기를 상기 비-보류 예외 표시 상태로 조건설정하기 위한 루틴을 호출하고, B. 에뮬레시션 처리 명령어에 따라 처리 연산을 수행하고, C. 만일 상기 처리 연산중에 예외 조건이 검출되면, 그 예외 조건이 후속 에뮬레이션 프로그램 명령어의 처리 연산중에 처리되게 되도록, 상기 보류 예외 표시기를 보류 예외 표시 상태를 조건 설정하기 위해 정류 예외 처리 프로세서의 정규 예외 처리 모델에 따라 예외 처리기를 호출하도록, 상기 정규 예외 처리 프로세서를 제어하는 것을 특징으로 하는 정류 예외 처리 프로세서 제어 방법.
  11. 제10항에 있어서, 상기 방법은, 상기 정규 예외 처리 프로세서로 하여금, 보류 예외 표시기가 보류 예외 표시 상태에 있는 것으로 판단하는 경우에, 보류 예외 표시기를 비-보류 예외 표시 상태로 조건설정하도록 인에블시키는 단계를 더 포함하는 것을 특징으로 하는 정규 예외 처리 프로세서 제어 방법.
  12. 제10항에 있어서, 상기 에뮬레이션 프로그램 명령어는 상기 지연형 예외 처리 프로세서에 의해 처리될 수 있는 에뮬레이션 프로그램 명령어 세트로부터 선택되고, 상기 에뮬레이션 프로그램 명령어 세트는 여러가지 형태로 분할되어 있으며, 상기 방법은, 선택된 에뮬레이션 프로그램 명령어 형태의 에뮬레이션 프로그램 명령어에 따라 청구항 10에 기재된 바와 같이 정규 예외 처리 프로세서를 제어하도록 명령어를 제공하는 단계를 포함하는 것을 특징으로 하는 정류 예외 처리 프로세서 제어 방법.
  13. 제12항에 있어서, 상기 선택된 에뮬레이션 프로그램 명령어 형태의 명령어는 부동 소수점 명령어를 포함하는 것을 특징으로 하는 정류 예외 처리 프로세서 제어 방법.
  14. 제10항에 있어서, 상기 정규 예외 처리 프로세서에 의해 제공되는 명령어는 다수의 명령어 형태로 분할된 명령어 세트로부터 선택되며, 상기 보류 예외 표시기는, 비-보류 예외 상태에 대응하고 정류 예외 처리 프로세서로 하여금 선택된 형태의 명령어를 실행하도록 인에이블시키는 인에이블 상태와, 보류 예외 상태에 대응하고 상기 선택된 형태의 명령어 실행으로부터 정규 예외 처리 프로세서를 디스에이블시키는 디스에이블 조건을 가진 플래그를 포함하고, 상기 방법은, 상기 예외 처리 프로세서로 하여금 플래그를 테스트하도록 하여 만일 플래그가 디스에이블 조건에 있으면 상기 보류 예외 처리 루틴을 호출하도록 하는 상기 선택된 형태의 적어도 하나의 명령어를 제공하는 단계를 포함하는 것을 특징으로 하는 정규 예외 처리 프로세서 제어 방법.
  15. 제14항에 있어서, 상기 선택된 명령어 형태의 명령어는 부동 소수점 명령어를 포함하는 것을 특징으로 하는 정류 예외 처리 프로세서 제어 방법.
  16. 제10항에 있어서, 선택된 형태의 적어도 하나의 명령어에 의해 제어되는 정규 예외 처리 프로세서에 의한 억세스를 위한 정보를 저장하기 위한 메모리를 더 포함하고, 상기 메모리의 적어도 일부분에 대한 억세스는 억세스 허가 상태 및 비 억세스 허가 상태를 가진 억세스 표시기에 응답하여 제어될 수 있으며, 억세스 허가 상태가 비-보류 예외 상태에 대응하고, 비 억세스 허가 상태가 보류 예외 상태에 대응하는 방식으로 억세스 표시기는 보류 예외 표시기에 대응하며, 상기 방법은, 정규 예외 프로세서로 하여금 억세스 표시기를 테스트하여 만일 억세스 표시기가 비 억세스 허가 상태에 있으면 상기 보류 예외 처리 루틴 호출하도록 인에블시키는 상기 선택된 형태의 적어도 하나의 명령어를 제공하는 단계를 포함하는 것을 특징으로 정규 예외 처리 프로세서 제어 방법.
  17. 제16항에 있어서, 상기 메모리는 페이지로 분할되고, 상기 메모리의 상기 적어도 일부분은 상기 페이지중 선택된 한 페이지를 포함하는 것을 특징으로 하는 정규 예외 처리 프로세서 제어 방법.
  18. 제16항에 있어서, 상기 선택된 형태의 적어도 하나의 명령어는 상기 메모리에 정보를 기억시키기 위한 기억 연산을 수행하도록 상기 정규 예외 처리 프로세서를 인에이블 시키는 기억 명령어를 포함하는 것을 특징으로 하는 정규 예외 처리 프로세서 제어 방법.
  19. 한 명령어와 관련하여 예외 조건이 검출되면 그 명령어와 관련하여 예외 조건이 처리되도록 되어 있는 정규 예외 처리 모델에 따라 구성되며 보류 예외 표시 상태 및 비-보류 예외 표시 상태를 가진 보류 예외 표시기를 포함하는 정규 예외 처리 프로세서에 의한 처리를 위해, 상기 명령어의 처리중에 예외가 검출되면 후속 명령어와 관련하여 예외 조건이 처리되도록 되어 있는 지연형 예외 처리 모델에 따라 구성된 지연형 예외 처리 프로세서에 의해 처리되도록 구성되는 적어도 하나의 에뮬레이션 프로그램 명령어에 응답하여 적어도 하나의 번역된 명령어을 발생하기 위한 번역 시스템에 있어서, 상기 번역 시스템은, 상기 적어도 하나의 에뮬레이션 명령에 응답하여, A. 보류 예외 표시기가 보류 예외 표시 상태에 있는지 판단하고, 만일 그렇다면, 보류 예외를 처리하기 위해 보류 예외 처리 루틴을 호출하고, B. 에뮬레이션 처리 명령어에 따라 처리 연산을 수행하고, C. 만일 처리 연상중에 예외 조건이 검출되면, 그 예외 조건이 후속 에뮬레이션 프로그램 명령어에 대한 처리 연산중에 처리되게 되도록 보류 예외 표시기를 보류 예외 표시 상태로 조건설정하기 위해 정류 예외 처리 프로세서의 정규 예외 처리 모델에 따라 예외 처리기를 호출하도록, 상기 정규 예외 처리 프로세서를 제어하기 위한 적어도 하나의 명령어를 발생하기 위한 번역된 프로그램 명령어 발생기를 포함해서 이루어진 번역 시스템.
  20. 제19항에 있어서, 상기 적어도 하나의 명령어는, 상기 정규 예외 처리 프로세서로 하여금, 보류 예외 표시기가 보류 예외 표시 상태에 있는 것으로 판단하는 경우에, 보류 표시기를 비-보류 예외 표시 상태로 조건설정하도록 인에이블시키는 것을 특징으로 하는 번역 시스템.
  21. 제19항에 있어서, 상기 에뮬래이션 프로그램 명령어는 상기 지연형 예외 처리 프로세서에 의해 처리될 수 있는 에뮬레이션 프로그램 명령어 세트로부터 선택되고, 상기 에뮬레이션 프로그램 명령어 세트는 여러가지 형태로 분할되어 있으며, 상기 적어도 하나의 명령어는, 선택된 에뮬레이션 프로그램 명령어 형태의 에뮬레시연 프로그램 명령어에 따라 청구항 19에 기재된 바와 같이 정규 예외 처리 프로세서를 제어하는 것을 특징으로 하는 번역 시스템.
  22. 제21항에 있어서, 상기 선택된 에뮬레이션 프로그램 명령어 형태의 명령어는 부동 소수점 명령어를 포함하는 것을 특징으로 하는 번역 시스템.
  23. 제19항에 상기 적어도 하나의 명령어는 다수의 명령어 형태로 분할된 명령어 세트로부터 선택되며, 상기 보류 예외 표시기는, 비-보류 예외 상태에 대응하고 정규 예외 처리 프로세서로 하여금 선택된 형태의 명령어를 실행하도록 인에이블시키는 인에이블 상태와, 보류 예외 상태에 대응하고 상기 선택된 형태의 명령어 실행으로부터 정규 예외 처리 프로세서를 디스에이블시키는 디스에이블 조건을 가진 플래그를 포함하고, 상기 선택된 형태의 적어도 하나의 명령어는, 상기 예외 처리 프로세서로 하여금 플래그를 테스트하도록 하고 만일 플래그가 디스에이블 조건에 있으면 상기 보류 예외 처리 루틴을 호출하도록 인에이블시키는 것을 특징으로 하는 번역 시스템.
  24. 제23항에 있어서, 상기 선택된 명령어 형태의 명령어는 부동 소수점 명령어를 포함하는 것을 특징으로 하는 번역 시스템.
  25. 제20항에 있어서, 선택된 형태의 적어도 하나의 명령어에 의해 제어되는 정규 예외 처리 프로세서에 의한 억세스를 위한 정보를 저장하기 위한 메모리를 더 포함하고, 상기 메모리의 적어도 일부분에 대한 억세스는 억세스 허가 상태 및 비 억세스 허가 상태를 가진 억세스 표시기에 응답하여 제어될 수 있으며, 억세스 허가 상태가 비-보류 예외 상태에 대응하고, 비 억세스 허가 상태가 보류 예외 상태에 대응하는 방식으로 억세스 표기시는 보류 예외 표시기에 대응하며, 상기 선택된 형태의 적어도 하나의 명령어는, 정규 예외 프로세서로 하여금 억세스 표시기를 테스트하여 만일 억세스 표시기가 비 억세스 허가 상태에 있으면 상기 보류 예외 처리 루틴을 호출하도록 인에블시키는 것을 특징으로 하는 번역 시스템.
  26. 제25항에 있어서, 상기 메모리는 페리지로 분할되고, 상기 메모리의 상기 적어도 일부분은 상기 페이지 중 선택된 한 페이지를 포함하는 것을 특징으로 하는 번역 시스템.
  27. 제25항에 있어서, 상기 선택된 형태의 적어도 하나의 명령어는 상기 메모리에 정보를 기억시키기 위한 기억 연산을 수행하도록 상기 정규 예외 처리 프로세서를 인에이블 시키는 기억 명령어를 포함하는 것을 특징으로 하는 번역 시스템.
  28. 한 명령어의 처리중에 예외가 검출되면 후속 명령어와 관련하여 예외 조건이 처리되도록 되어 있는 지연형 예외 처리 모델에 따라 구성된 지연형 예외 처리 프로세서에 의해 처리되도록 구성되는 적어도 하나의 에뮬레이션 프로그램 명령어에 응답하여, 한 명령어와 관련하여 예외 조건이 검출되면 그 명령어와 관련하여 예외 조건이 처리되도록 되어 있는 정규 예외 처리 모델에 따라 구성되며 보류 예외 표시 상태 및 비-보류 예외 표시 상태를 가진 보류 예외 표시기를 포함하는 정류 예외 처리 프로세서의 의한 처리를 위한 적어도 하나의 명령어를 발생하기 위한 번역프로세서를 제어하기 위한 번역 방법에 있어서, 상기 번역 방법은, 상기 번역 프로세서로 하여금 상기 적어도 하나의 에뮬레이션 명령어에 응답하여, 상기 적어도 하나의 명령어를 발생하도록 인에블 시키는 단계를 포함하고, 상기 적어도 하나의 명령어는, 상기 정규 예외 처리 프로세서로 하여금, A. 상기 적어도 하나의 에뮬레이션 프로그램 명령어를 수신하는 단계; 및 B. (ⅰ) 보류 예외 표시기가 보류 예외 표시 상태에 있는지 판단하고, 만일 그렇다면, 보류 예외를 처리하기 위해 보류 예외 처리 루틴을 호출하고, (ⅱ) 에뮬레이션 처리 명령어에 따라 연산을 수행하고, (ⅲ) 만일 처리 연산중에 예외 조건이 검출되면, 그 예외 조건이 후속 에뮬레이션 프로그램 명령어에 대한 처리 연산중에 처리되게 되도록, 상기 보류 예외 표시기를 상기 보류 예외 표시 상태로 조건설정하기 위해 상기 프로세서의 정규 예외 처리 모델에 따라 예외 처리기를 호출하도록, 상기 정규 예외 처리 프로세서를 제어하기 위한 명령어를 발생하는 단계를 수행하도록 제어하는 것을 특징으로 하는 번역 방법.
  29. 제28항에 있어서, 상기 적어도 하나의 명령어는, 상기 정규 예외 처리 프로세서로 하여금, 보류 예외 표시기가 보류 예외 표시 상태에 있는 것으로 판단하는 경우에, 보류 예외 표시기를 비-보류 예외 표시 상태로 조건설정하도록 인에이블시키는 것을 특징으로 하는 번역 방법.
  30. 제28항에 있어서, 상기 에뮬레이션 프로그램 명령어는 상기 지연형 예외 처리 프로세서에 의해 처리될 수 있는 에뮬레이션 프로그램 명령어 세트로부터 선택되고, 상기 에뮬레이션 프로그램 명령어 세트는 여러가지 형태로 분할되어 있으며, 상기 적어도 하나의 명령어는, 선택된 에뮬레이션 프로그램 명령어 형태의 에뮬레이션 프로그램 명령어에 따라 청구항 28에 기재된 바와 같이 정규 예외 처리 프로세서를 제어하는 것을 특징으로 하는 번역 방법.
  31. 제30항에 있어서, 상기 선택된 에뮬레이션 프로그램 명령어 형태의 명령어는 부동 소수점 명령어를 포함하는 것을 특징으로 하는 번역 방법.
  32. 제28항에 있어서, 상기 적어도 하나의 명령어는 다수의 명령어 형태로 분할된 명령어 세트로부터 선택되며, 상기 보류 예외 표시기는, 비-보류 예외 상태에 대응하고 정규 예외 처리 프로세서로 하여금 선택된 형태의 명령어를 실행하도록 인에이블시키는 인에이블 상태와, 보류 예외 상태에 대응하고 상기 선택된 형태의 명령어 실행으로부터 정규 예외 처리 프로세서를 디스에이블시키는 디스에이블 조건을 가진 플래그를 포함하고, 상기 선택된 형태의 적어도 하나의 명령어는, 상기 예외 처리 프로세서로 하여금 플래그를 테스트하도록 하고 만일 플래그가 디스에이블 조건에 있으면 상기 보류 예외 처리 루틴을 호출하도록 인에이블시키는 것을 특징으로 하는 번역 방법.
  33. 제30항에 있어서, 상기 선택된 에뮬레이션 명령어 형태의 명령어는 부동 소수점 명령어를 포함하는 것을 특징으로 하는 번역 방법.
  34. 제32항에 있어서, 상기 정규 예외 처리 프로세서는 선택된 형태의 적어도 하나의 명령어에 의해 제어되는 정규 예외 처리 프로세서에 의한 억세스를 위한 정보를 저장하기 위한 메모리를 더 포함하고, 상기 메모리의 적어도 일부분에 대한 억세스는 억세스 허가 상태 및 비 억세스 허가 상태를 가진 억세스 표시기에 응답하여 제어될 수 있으며, 억세스 허가 상태가 비-보류 예외 상태에 대응하고, 비 억세스 허가 상태가 보류 예외 상태에 대응하는 방식으로 억세스 표시기는 보류 예외 표시기에 대응하며, 상기 선택된 형태의 적어도 하나의 명령어는, 정규 예외 프로세서로 하여금 억세스 표시기를 테스트하여 만일 억세스 표시기가 비 억세스 허가 상태에 있으면 상기 보류 예외 처리 루틴을 호출하도록 인에블시키는 것을 특징으로 하는 번역방법.
  35. 제34항에 있어서, 상기 메모리는 페이지로 분할되고, 상기 메모리의 상기 적어도 일부분은 상기 페이지 중 선택된 한 페이지를 포함하는 것을 특징으로 하는 번역 방법.
  36. 제34항에 있어서, 상기 선택된 형태의 적어도 하나의 명령어는 상기 메모리에 정보를 기억시키기 위한 기억 연산을 수행하도록 상기 정규 예외 처리 프로세서를 인에비를 시키는 기억 명령어를 포함하는 것을 특징으로 하는 번역 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970004632A 1996-02-15 1997-02-15 디지탈 컴퓨터 시스템에서의 지연형 예외 에뮬레이션 방법 및 시스템 KR970062898A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/602,158 US5778211A (en) 1996-02-15 1996-02-15 Emulating a delayed exception on a digital computer having a corresponding precise exception mechanism
US08/602,158 1996-02-15

Publications (1)

Publication Number Publication Date
KR970062898A true KR970062898A (ko) 1997-09-12

Family

ID=24410216

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970004632A KR970062898A (ko) 1996-02-15 1997-02-15 디지탈 컴퓨터 시스템에서의 지연형 예외 에뮬레이션 방법 및 시스템

Country Status (6)

Country Link
US (1) US5778211A (ko)
EP (1) EP0790556A3 (ko)
JP (1) JPH1021089A (ko)
KR (1) KR970062898A (ko)
CN (1) CN1164704A (ko)
TW (1) TW494312B (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6052777A (en) * 1997-06-25 2000-04-18 Sun Microsystems, Inc. Method for delivering precise traps and interrupts in an out-of-order processor
US6049868A (en) * 1997-06-25 2000-04-11 Sun Microsystems, Inc. Apparatus for delivering precise traps and interrupts in an out-of-order processor
JPH1153223A (ja) * 1997-08-01 1999-02-26 Sony Corp データ処理方法、記録媒体及び電子機器
US6173248B1 (en) * 1998-02-09 2001-01-09 Hewlett-Packard Company Method and apparatus for handling masked exceptions in an instruction interpreter
US6397242B1 (en) 1998-05-15 2002-05-28 Vmware, Inc. Virtualization system including a virtual machine monitor for a computer with a segmented architecture
US8631066B2 (en) * 1998-09-10 2014-01-14 Vmware, Inc. Mechanism for providing virtual machines for use by multiple users
US7516453B1 (en) * 1998-10-26 2009-04-07 Vmware, Inc. Binary translator with precise exception synchronization mechanism
US6604188B1 (en) 1999-10-20 2003-08-05 Transmeta Corporation Pipeline replay support for multi-cycle operations wherein all VLIW instructions are flushed upon detection of a multi-cycle atom operation in a VLIW instruction
US6728865B1 (en) 1999-10-20 2004-04-27 Transmeta Corporation Pipeline replay support for unaligned memory operations
US6826682B1 (en) 2000-06-26 2004-11-30 Transmeta Corporation Floating point exception handling in pipelined processor using special instruction to detect generated exception and execute instructions singly from known correct state
US6928582B2 (en) * 2002-01-04 2005-08-09 Intel Corporation Method for fast exception handling
GB0315844D0 (en) * 2003-07-04 2003-08-13 Transitive Ltd Method and apparatus for performing adjustable precision exception handling
US7684973B2 (en) * 2005-12-29 2010-03-23 Bull Hn Information Systems Inc. Performance improvement for software emulation of central processor unit utilizing signal handler
US7930707B2 (en) * 2006-05-10 2011-04-19 Oracle International Corp. Optimizing code motion with delayed exception handling
MX2009007876A (es) * 2007-01-24 2009-07-31 Ibm Metodo para emular eficientemente configuraciones de codigos de condiciones de arquitectura de computadora.
US8473930B2 (en) * 2008-11-05 2013-06-25 Oracle America, Inc. Handling signals and exceptions in a dynamic translation environment
US9361116B2 (en) 2012-12-28 2016-06-07 Intel Corporation Apparatus and method for low-latency invocation of accelerators
US9053025B2 (en) * 2012-12-28 2015-06-09 Intel Corporation Apparatus and method for fast failure handling of instructions
US9417873B2 (en) 2012-12-28 2016-08-16 Intel Corporation Apparatus and method for a hybrid latency-throughput processor
US10140129B2 (en) 2012-12-28 2018-11-27 Intel Corporation Processing core having shared front end unit
US10346195B2 (en) 2012-12-29 2019-07-09 Intel Corporation Apparatus and method for invocation of a multi threaded accelerator
CN114297647B (zh) * 2021-12-24 2022-10-04 海光信息技术股份有限公司 一种程序安全性检测方法及相关装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2203572B (en) * 1987-03-24 1991-11-27 Insignia Solutions Limited Improvements in data processing means
US5113521A (en) * 1988-03-18 1992-05-12 Digital Equipment Corporation Method and apparatus for handling faults of vector instructions causing memory management exceptions
US5197138A (en) * 1989-12-26 1993-03-23 Digital Equipment Corporation Reporting delayed coprocessor exceptions to code threads having caused the exceptions by saving and restoring exception state during code thread switching
US5237700A (en) * 1990-03-21 1993-08-17 Advanced Micro Devices, Inc. Exception handling processor for handling first and second level exceptions with reduced exception latency
TW197505B (ko) * 1991-03-07 1993-01-01 Digital Equipment Corp
US5307504A (en) * 1991-03-07 1994-04-26 Digital Equipment Corporation System and method for preserving instruction granularity when translating program code from a computer having a first architecture to a computer having a second reduced architecture during the occurrence of interrupts due to asynchronous events

Also Published As

Publication number Publication date
CN1164704A (zh) 1997-11-12
US5778211A (en) 1998-07-07
EP0790556A3 (en) 2000-07-19
JPH1021089A (ja) 1998-01-23
EP0790556A2 (en) 1997-08-20
TW494312B (en) 2002-07-11

Similar Documents

Publication Publication Date Title
KR970062898A (ko) 디지탈 컴퓨터 시스템에서의 지연형 예외 에뮬레이션 방법 및 시스템
KR950033823A (ko) 컴퓨터 시스템내에서 교차 영역 호출을 검출 및 실행하는 방법 및 장치
KR970016975A (ko) 하나 이상의 보조 프로세서에 대한 유효 어드레스 변환을 포함하는 정보 핸들링 시스템
JP2730896B2 (ja) データ処理装置
KR860007589A (ko) 데이터 처리장치
MY121544A (en) Execution of data processing instructions.
KR900000795A (ko) 데이타 처리 시스템
JP2018524731A (ja) セキュアモード状態のデータ・アクセス・トラッキング
KR970033457A (ko) 수치제어장치에 있어서의 기억수단 엑세스 제어방법 및 수치제어장치
KR920010445A (ko) 캐시 콘트롤러
KR890002765A (ko) 데이타 처리시스템
KR880004374A (ko) 부분적 프로그램 결합 시스템
KR900015005A (ko) 링 축소 로직 매카니즘
DE69219538D1 (de) Verbessertes system und verfahren zum feststellen von kreuzweisen rufbefehlen und speicherdaten, insbesondere zur code-schnittstellen-ausführung im mehrfachen code-ausführungs- und fehlersuchsystem einer mehrrechnerarchitektur
JPS5541540A (en) Interrupt control system in stored program control unit
JPH06103110A (ja) ブレークポイント設定方式
JPS62236745A (ja) デ−タ処理装置
Neumann Disk-based program swapping in 8080-based microcomputers
JPS63163543A (ja) 情報処理装置
JPS6275734A (ja) エミユレ−シヨン方式
JPH0229833A (ja) 保守診断方式
JPH05233329A (ja) マイクロコンピュータ
JPH0715662B2 (ja) 命令の先取りを行なう情報処理装置
JPS60181867A (ja) プロセツサ切換え制御方式
JPS58155588A (ja) 論理スワツプアウト処理方式

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid