KR970060447A - 반도체 소자의 아이솔레이션 방법 - Google Patents

반도체 소자의 아이솔레이션 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 아이솔레이션 방법을 개시한다. 개시된 본 발명은 반도체 기판상에 패드 산화막, 폴리실리콘막, 질화막을 순차적으로 형성하는 단계; 상기 질화막 상부에 소정 크기의 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴에 의하여 상기 질화막과 폴리실리콘막의 소정 깊이만큼 식각하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 질화막이 존재하지 않는 부분을 산화하여 필드 산화막을 형성하는 단계; 상기 질화막을 마스크로 하여 성장된 필드 산화막의 소정 부분을 식각하는 단계; 상기 구조물 상부에 제1산화막을 형성하는 단계; 상기 제1산화막을 이방성 식각하여 식각이 이루어진 필드 산화막의 측벽부에 스페이서를 형성하는 단계; 상기 스페이서를 마스크로 하여 기판 영역을 소정 깊이만큼 식각하는 단계; 전체 구조 상부에 제2산화막을 형성하는 단계; 상기 제2산화막을 하부의 질화막이 노출될 때 까지 제거하는 단계; 및 상기 잔존하는 질화막과 폴리실리콘막 및 패드 산화막의 소정 부분을 제거하는 단계를 포함한다.

Description

반도체 소자의 아이솔레이션 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 (a) 내지 (e)는 본 발명에 따른 반도체 소자의 아이솔레이션 방법을 설명하기 위한 도면.

Claims (10)

  1. 반도체 기판상에 패드 산화막, 폴리실리콘막, 질화막을 순차적으로 형성하는 단계; 상기 질화막 상부에 소정 크기의 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴에 의하여 상기 질화막과 폴리실리콘막의 소정 깊이만큼 식각하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 질화막이 존재하지 않는 부분을 산화하여 필드 산화막을 형성하는 단계; 상기 질화막을 마스크로 하여 성장된 필드 산화막의 소정 부분을 식각하는 단계; 상기 구조를 상부에 제1산화막을 형성하는 단계; 상기 제1산화막을 이방성 식각하여 식각이 이루어진 필드 산화막의 측벽부에 스페이서를 형성하는 단계; 상기 스페이서를 마스크로 하여 하부의 기판 영역을 소정 깊이 만큼 식각하는 단계; 전체 구조 상부에 제2산화막을 형성하는 단계; 상기 제2산화막을 하부의 질화막이 노출될 때까지 제거하는 단계; 및 상기 잔존하는 질화막과 폴리실리콘막 및 패드 산화막의 소정 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 아이솔레이션 방법.
  2. 제1항에 있어서, 상기 포토레지스트 패턴에 의하여 상기 질화막과 폴리실리콘막의 제거단계에서, 상기 질화막은 포토레지스트 패턴에 의하여 노출된 부분 모두 제거하고, 폴리실리콘막은 하부의 패드 산화막으로부터 200 내지 300A 정도 잔존하도록 식각하는 것을 특징으로 하는 반도체 소자의 아이솔레이션 방법.
  3. 제1항에 있어서, 상기 필드 산화막은 1800 내지 2200A의 높이를 갖도록 산화하여 형성하는 것을 특징으로 하는 반도체 소자의 아이솔레이션 방법.
  4. 제1항에 있어서, 상기 제1산화막은 저압 화학 기상 중착법에 의한 TEOS 산화막인 것을 특징으로 하는 반도체 소자의 아이솔레이션 방법.
  5. 제4항에 있어서, 상기 제1산화막의 두께는 1800 내지 2200A인 것을 특징으로 하는 반도체 소자의 아이솔레이션 방법.
  6. 제1항에 있어서, 상기 필드 산화막 측벽의 스페이서의 폭은 0.1 내지 0.2㎛인 것을 특징으로 하는 반도체 소자의 아이솔레이션 방법.
  7. 제1항에 있어서, 상기 스페이서를 마스크로 하여 식각되는 기판의 깊이는 0.1 내지 0.3㎛인 것을 특징으로 하는 반도체 소자의 아이솔레이션 방법.
  8. 제1항에 있어서, 상기 제2산화막은 저압 화학 기상 중착방법에 의한 IITO막인 것을 특징으로 하는 반도체 소자의 아이솔레이션 방법.
  9. 제8항에 있어서, 상기 제2산화막은 두께는 6000 내지 7000A인 것을 특징으로 하는 반도체 소자의 아이솔레이션 방법.
  10. 제1항에 있어서, 상기 제2산화막을 질화막이 노출될때 까지 제거하는 방법은 CMP 방법에 의하여 제거하는 것을 특징으로 하는 반도체 소자의 아이솔레이션 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111293038A (zh) * 2020-02-25 2020-06-16 上海华虹宏力半导体制造有限公司 半导体器件及其制造方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5920787A (en) * 1997-01-16 1999-07-06 Vlsi Technology, Inc. Soft edge induced local oxidation of silicon
US5910018A (en) * 1997-02-24 1999-06-08 Winbond Electronics Corporation Trench edge rounding method and structure for trench isolation
US5858830A (en) * 1997-06-12 1999-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making dual isolation regions for logic and embedded memory devices
US5834359A (en) * 1997-08-29 1998-11-10 Vanguard International Semiconductor Corporation Method of forming an isolation region in a semiconductor substrate
TW351849B (en) * 1997-09-11 1999-02-01 United Microelectronics Corp Method for fabricating shadow trench insulation structure
TW365049B (en) * 1997-10-18 1999-07-21 United Microelectronics Corp Manufacturing method for shallow trench isolation structure
US6228746B1 (en) * 1997-12-18 2001-05-08 Advanced Micro Devices, Inc. Methodology for achieving dual field oxide thicknesses
US6440819B1 (en) * 1998-03-03 2002-08-27 Advanced Micro Devices, Inc. Method for differential trenching in conjunction with differential fieldox growth
KR100275730B1 (ko) * 1998-05-11 2000-12-15 윤종용 트렌치 소자분리 방법
US6175144B1 (en) 1998-05-15 2001-01-16 Advanced Micro Devices, Inc. Advanced isolation structure for high density semiconductor devices
JP2000200827A (ja) * 1999-01-06 2000-07-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6165871A (en) * 1999-07-16 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Method of making low-leakage architecture for sub-0.18 μm salicided CMOS device
US6103594A (en) * 1999-09-09 2000-08-15 Chartered Semiconductor Manufacturing Ltd. Method to form shallow trench isolations
JP3604072B2 (ja) * 1999-11-08 2004-12-22 沖電気工業株式会社 半導体装置の製造方法
US6258697B1 (en) * 2000-02-11 2001-07-10 Advanced Micro Devices, Inc. Method of etching contacts with reduced oxide stress
US6727161B2 (en) * 2000-02-16 2004-04-27 Cypress Semiconductor Corp. Isolation technology for submicron semiconductor devices
US6413836B1 (en) * 2000-09-20 2002-07-02 Vanguard International Semiconductor Corporation Method of making isolation trench
JP2002134634A (ja) * 2000-10-25 2002-05-10 Nec Corp 半導体装置及びその製造方法
US6294423B1 (en) * 2000-11-21 2001-09-25 Infineon Technologies North America Corp. Method for forming and filling isolation trenches
US20020155910A1 (en) * 2001-03-02 2002-10-24 Kabushiki Kaisha Toyota Chuo Kenkyusho Pulley thrust control device for continuously variable transmission unit
US6350660B1 (en) * 2001-04-25 2002-02-26 Macronix International Co., Ltd. Process for forming a shallow trench isolation
US6521518B1 (en) * 2001-09-04 2003-02-18 Macronix International Co., Ltd. Method of eliminating weakness caused by high density plasma dielectric layer
US6902867B2 (en) * 2002-10-02 2005-06-07 Lexmark International, Inc. Ink jet printheads and methods therefor
JP4564272B2 (ja) * 2004-03-23 2010-10-20 株式会社東芝 半導体装置およびその製造方法
KR100575343B1 (ko) * 2004-09-10 2006-05-02 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR101411328B1 (ko) 2013-01-17 2014-06-25 연세대학교 산학협력단 마찰 마모 저감을 위한 탄성 표면 구조 및 그 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4745081A (en) * 1985-10-31 1988-05-17 International Business Machines Corporation Method of trench filling
US5571738A (en) * 1992-09-21 1996-11-05 Advanced Micro Devices, Inc. Method of making poly LDD self-aligned channel transistors
US5350941A (en) * 1992-09-23 1994-09-27 Texas Instruments Incorporated Trench isolation structure having a trench formed in a LOCOS structure and a channel stop region on the sidewalls of the trench
US5362669A (en) * 1993-06-24 1994-11-08 Northern Telecom Limited Method of making integrated circuits
DE4341171C2 (de) * 1993-12-02 1997-04-17 Siemens Ag Verfahren zur Herstellung einer integrierten Schaltungsanordnung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111293038A (zh) * 2020-02-25 2020-06-16 上海华虹宏力半导体制造有限公司 半导体器件及其制造方法
CN111293038B (zh) * 2020-02-25 2022-11-25 上海华虹宏力半导体制造有限公司 半导体器件及其制造方法

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