KR970030079A - Fed의 전계 방출 소자 제조방법 - Google Patents

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Abstract

본 발명은 FED의 전계 방출 소자의 구조중 팁과 게이트의 형성을 최적으로 기하학적으로 구성시킴과 동시에 뛰어난 특성을 발휘할 수 있도록 한 것으로, 그의 주요 방법상의 특징은, 실리콘 기판(1)을 열산화시킨후 식각 공정에 의해 디스크(2)를 형성하는 공정과, 디스크(2)를 마스크하여 에칭후 실리콘 기판(1)을 열산화시켜 팁(4)이 형성되도록 하는 공정과, 팁(4) 주위에 LPCVD 및 반응성 이온에칭에 의해 실리콘 질화막(5)을 형성시키는 공정과, 그 위에 폴리실리콘층(6)을 형성시킨후 포토레지스트(7)를 도포시키는 공정과, 디스크(2) 주위의 폴리실리콘층(6)을 에칭한후 포토레지스트를 제거하는 공정과, 잔류하는 폴리실리콘층(6)을 열산화시킨후 게이트 금속을 형성시키는 공정과, 그리고 팁(4) 외주의 산화층을 제거하는 공정으로 이루어지는 것을 특징으로 한다.

Description

FED의 전계 방출 소자 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제5도는 본 발명에 따른 방법을 공정 순서대로 도시한 공정도.

Claims (4)

  1. FED의 전계 방출 소자의 구조가 최적으로 제조되도록 함에 있어서, 실리콘 기판(1)을 열산화시킨후 식각공정에 의해 디스크(2)를 형성하는 공정과, 디스크(2)를 마스크하여 에칭후 실리콘 기판(1)을 열산화시켜 팁(4)이 형성되도록 하는 공정과, 팁(4) 주위에 LPCVD 및 반응성 이온에칭에 의해 실리콘 질화막(5)을 형성시키는 공정과, 그 위에 폴리실리콘층(6)을 형성시킨후 포토레지스트(7)를 도포시키는 공정과, 디스크(2) 주위의 폴리실리콘층(6)을 에칭한후 포토레지스트를 제거하는 공정과, 잔류하는 폴리실리콘층(6)을 열산화시킨후 게이트 금속을 형성시키는 공정과, 그리고 팁(4) 외주의 산화층을 제거하는 공정으로 이루어지는 것을 특징으로 하는 FED의 전계 방출 소자 제조방법.
  2. 제1항에 있어서, 폴리실리콘층(6)의 형성은 LPCVD에 의한 것을 특징으로 하는 FED의 전계 방출 소자 제조방법.
  3. 제1항에 있어서, 게이트 금속(8)의 형성은 증착에 의한 것을 특징으로 하는 FED의 전계 방출 소자 제조방법.
  4. 제1항에 있어서, 팁(4) 외주의 산화층 제거는 식각에 의한 것을 특징으로 하는 FED의 전계 방출 소자 제조방법.
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