KR970013411A - 일방향, 경사형 채널 반도체 디바이스 형성 방법 - Google Patents

일방향, 경사형 채널 반도체 디바이스 형성 방법 Download PDF

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Abstract

경사형 채널 전계 효과 트랜지스터를 형성하기 위한 방법은 게이트 전극(14, 16)을 형성할 기판(10)의 제공을 포함한다. 스페이서(23)는 단지 전극의 드레인측상에 형성된다. 경사형 채널 영역(36)은 전극의 소스측상에 나란하게 형성되고, 상기 스페이서는 상기 채널 영역의 드레인측상에 형성되는 것을 막는다. 소스/드레인 영역(38)이 형성되고, 상기 스페이서가 제거되고, 그리고 드레인 확장 영역(40)은 상기 전극의 드레인측상에 나란하게 형성된다.

Description

일방향, 경사형 채널 반도체 디바이스 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도1은 본 발명의 방법에 따른 전계 효과 트랜지스터의 구성에서 다양한 단계를 설명하는 단면도.

Claims (5)

  1. 기판(10)상에 놓여, 제1측벽, 제2측벽 및 상측 표면(28)을 갖는 게이트 전극(14)과 제1도전형의 반도체 기판을 제공하는 단계; 상기 게이트 전극(14)의 상기 제2측벽에 인접하여 상기 게이트 전극(14)에서 일정하게 떨어진 모서리(26)를 갖는 스페이서(23)를 형성하는 단계; 상기 스페이서(22)를 형성하는 상기 단계 이후 상기 게이트 전극(14)의 제1측벽과 거의 나란히 놓이는, 상기 반도체 기판(10)에서 제1도전형의 제1도핑 영역(36)을 형성하는 단계; 상기 게이트 전극(14)의 상기 제1측벽과 거의 나란히 놓이는, 상기 반도체 기판(10)에서 제2도전형의 소스 도핑 영역을 형성하는 단계; 상기 스페이서(22)의 상기 모서리(26)와 거의 나란히 놓이는, 상기 반도체 기판(10)에서 상기 제2도전형의 드레인 도핑 영역을 형성하는 단계; 상기 스페이서(23)를 제거하는 단계; 및 상기 게이트 전극(14)의 상기 제2측벽과 거의 나란히 놓이는, 상기 반도체 기판(10)에서 도핑된 드레인 확장 영역(40)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  2. 기판(10)상에 놓여, 제1측벽, 제2측벽 및 상측 표면(28)을 갖는 게이트 전극(14)과 제1도전형의 반도체 기판을 제공하는 단계; 상기 게이트 전극(14)의 상기 제2측벽에 인접하여 상기 게이트 전극(14)에서 일정하게 떨어진 모서리(26)를 갖는 스페이서(23)를 형성하는 단계; 상기 스페이서(23)를 형성하는 상기 단계 이후, 상기 게이트 전극(14)의 제1측벽과 거의 나란히 놓이는, 상기 반도체 기판(10)에서 제1도전형의 제1도핑 영역을 형성하는 단계; 상기 스페이서(23)를 제거하는 단계; 상기 게이트 전극(14)의 상기 제1측벽과 거의 나란히 놓이는, 상기 반도체 기판(10)에서 제2도전형의 소스 도핑 영역을 형성하는 단계; 및 상기 게이트 전극(14)의 상기 제2측벽과 거의 나란히 놓이는, 상기 반도체 기판(10)에서 상기 제2도전형의 드레인 도핑 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  3. 기판(10)상에 놓여, 제1측벽, 제2측벽 및 상측 표면(28)을 갖는 게이트 전극(14)과 제1도전형의 반도체 기판을 제공하는 단계; 상기 게이트 전극(14)의 상기 제1측벽에 인접한 제1스페이서(22)를 형성하는 단계; 상기 게이트 전극(14)의 상기 제2측벽에 인접하여 상기 게이트 전극(14)에서 일정하게 떨어진 모서리(26)를 갖는 제2스페이서(23)를 형성하는 단계; 상기 제1스페이서(22)를 제거하는 단계; 상기 제2스페이서(23)를 형성하고 상기 제1스페이서(22)를 제거하는 상기 단계 이후, 상기 게이트 전극(14)의 제1측벽과 거의 나란히 놓이는, 상기 반도체 기판(10)에서 제1도전형의 제1도핑 영역을 형성하는 단계; 상기 게이트 전극(14)의 상기 제1측벽과 거의 나란히 놓이는, 상기 반도체 기판(10)에서 제2도전형의 소스 도핑 영역을 형성하는 단계; 상기 스페이서(23)의 상기 모서리(26)와 거의 나란히 놓이는, 상기 반도체 기판(10)에서 상기 제2도전형의 드레인 도핑 영역을 형성하는 단계; 상기 스페이서(23)를 제거하는 단계; 및 상기 게이트 전극(14)의 상기 제2측벽과 거의 나란히 놓이는, 상기 반도체 기판(10)에서 도핑된 드레인 확장 영역(40)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  4. 제1도전형의 반도체 기판(10)을 제공하는 단계; 상기 반도체 기판(10)상의 절연층(12)을 형성하는 단계; 제1측벽, 제2측벽 및 상측 표면(28)을 갖는 상기 절연층(12)상의 게이트 전극(14)을 형성하는 단계; 상기 절연층(12)과 상기 게이트 전극(14)상의 유전층(18)을 형성하는 단계; 상기 유전층(18)상의 폴리실리콘층(20)을 형성하는 단계; 에치 방지층으로서 상기 유전층(18)을 이용하여, 상기 게이트 전극(14)의 상기 제1측벽과 인접한 제1스페이서(22)와 상기 게이트 전극(14)의 상기 제2측벽과 인접하고, 상기 게이트 전극(14)에서 일정하게 떨어진 하측 모서리(26)를 갖는 제2스페이서(23)를 제공하기 위하여, 상기 폴리실리콘층(20)을 비등방성으로 에칭하는 단계; 상기 제1스페이서(22)를 제거하는 단계; 상기 제2스페이서(23)를 형성하고, 상기 제1스페이서(22)를 제거하는 상기 단계 이후, 상기 게이트 전극(14)의 제1측벽과 거의 나란히 놓이는, 상기 반도체 기판(10)에서 제1도전형의 제1도핑 영역을 형성하는 단계; 상기 제1도핑 영역을 형성하는 단계 이후, 상기 게이트 전극(14)의 상기 제1측벽과 거의 나란히 놓이는, 상기 반도체 기판(10)에서 제2도전형의 소스 도핑 영역을 형성하는 단계; 상기 제2스페이서(23)의 상기 하측 모서리(26)와 거의 나란히 놓이는, 상기 반도체 기판(10)에서 상기 제2도전형의 드레인 도핑 영역을 형성하는 단계; 상기 제2스페이서(23)를 제거하는 단계; 및 상기 게이트 전극(14)의 상기 제2측벽과 거의 나란히 놓이는, 상기 반도체 기판(10)에서 도핑된 드레인 확장 영역(40)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  5. 제4항에 있어서, 상기 제1도핑 영역을 형성하는 상기 단계는 각이진 이온 주입을 이용하여 실행되는 것을 특징으로 하는 반도체 디바이스 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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