KR970009032B1 - Power semiconductor and its manufacturing method - Google Patents
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Abstract
Description
제1도는 본 발명에 의한 전력용 반도체 장치의 단면도.1 is a cross-sectional view of a power semiconductor device according to the present invention.
제2도는 제1도의 증가회로도.2 is an incremental circuit diagram of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : P형 기판 2 : N+버리드층1: P type substrate 2: N + bird layer
3 : N-에피층 4 : P+소자분리막3: N-epi layer 4: P + device isolation film
5 : N+딥 콜렉터 6 : P-베이스5: N + deep collector 6: P-base
7 : 게이트 산화막 8 : 게이트 전극7: gate oxide film 8: gate electrode
9A : P+소오스 전극 9A' : P+소오스 전극9A: P + Source Electrode 9A ': P + Source Electrode
9B : P+드레인 전극 10 : P+불순물 확산 영역9B: P + drain electrode 10: P + impurity diffusion region
11 : N+에미터 전극 12 : 절연막11 N + emitter electrode 12 insulating film
13A,13B,13C,13D : 금속배선 Q1 : PMOS트랜지스터13A, 13B, 13C, 13D: Metallization Q1: PMOS transistor
Q2 : npn 바이폴라 트랜지스터 G : 게이트 단자Q2: npn bipolar transistor G: gate terminal
S : 소오스 단자 D : 드레인 단자S: source terminal D: drain terminal
B : 베이스 단자 C : 콜렉터 단자B: Base Terminal C: Collector Terminal
E : 에미터 단자E: Emitter Terminal
본 발명은 전력용 반도체 장치 및 그 제조방법에 관한 것으로, 특히 P형 기판의 소정 깊이에 N+버리드층(N+Buried Layer)를 형성한 후, PMOS 및 npn 바이폴라 트랜지스터(Bipolar Transistor)를 형성하기 위하여 N-에피층(N-Epi Layer)을 성장시키고, 후 PMOS와 npn바이폴라 트랜지스터를 하나의 단위셀로 하기 위한 소자간 격리막으로 P+소자분리막을 형성하되, 이 P+소자분리막은 N-에피층을 통하여 하부의 P형 기판에 닿도록 하고, 상기 P+소자분리막으로 구분된 N-에피층상에 PMOS 트랜지스터와 npn 바이폴라 트랜지스터를 형성하되, PMOS트랜지스터의 드레인 전극과 npn 바이폴라 트랜지스터의 베이스 전극을 P-베이스(P-Base)로 공유되도록 하여 PMOS 트랜지스터를 입력단으로 하고 npn 바이폴라 트랜지스터를 출력단으로 동작하는 전력소자로 사용할 수 있도록 한 전력용 반도체 장치 및 그 제조방법에 관한 것이다.The present invention relates to forming after forming the present invention relates to a power semiconductor device and a manufacturing method for, in particular, N + discard deucheung (N + Buried Layer) to a predetermined depth of the P-type substrate, PMOS and the npn bipolar transistor (Bipolar Transistor) N- to grow the epitaxial layer (layer N-epi), and after formation, but the PMOS transistor and the npn bipolar one of the separators between the elements for the unit cell P + isolation film, the P + isolation film is N- epi A PMOS transistor and an npn bipolar transistor are formed on the N-epi layer separated by the P + device isolation layer, and the drain electrode of the PMOS transistor and the base electrode of the npn bipolar transistor are formed through the layer. -Power class that can be shared as P-Base so that PMOS transistor can be used as input and npn bipolar transistor can be used as power to operate as output. It relates to a sieve device and a method of manufacturing the same.
일반적으로, 전력용 반도체 소자는 개별 소자형태로 구현되며, 공정이 복잡하고 단가가 높은 단점이 있으며, 이상적인 반도체 전력소자는 MOS형태의 높은 입력저항을 가지고 바이폴라 형태의 출력단을 가지는 것을 평가하고 있다.In general, the power semiconductor device is implemented in the form of a separate device, there is a disadvantage that the process is complicated and high cost, the ideal semiconductor power device has a high input resistance of the MOS type and has a bipolar type output stage.
따라서, 본 발명은 기존 CMOS 공정에 P-베이스 하나의 공정단계를 추가하여 PMOS트랜지스터와 npn 바이폴라 트랜지스터를 전기적으로 결합하여 입력단을 PMOS 트랜지스터로, 출력단을 npn 바이폴라 틀랜지스터로 동작되도록 하므로써 전류 구동능력, 항복전압(Breaddown Voltage) 및 입력저항을 크게 할 수 있으며, 바이폴라 트랜지스터를 콜렉터를 N+버리드층과 연결되도록 깊게 형성시켜 콜렉터 직류저항(Collector Series Resistance)을 줄일 수 있는 전력용 반도체 장치 및 그 제조방법을 제공함에 그 목적이 있다.Therefore, the present invention adds a single P-base process step to an existing CMOS process to electrically couple a PMOS transistor and an npn bipolar transistor to operate an input terminal as a PMOS transistor and an output terminal as an npn bipolar transistor. , A breakdown voltage and an input resistance can be increased, and a bipolar transistor can be formed deep to connect the collector to the N + buried layer, thereby reducing the collector DC resistance (Collector Series Resistance) and its manufacture The purpose is to provide a method.
이러한 목적을 달성하기 위한 본 발명의 전력용 반도체 장치는 게이트 전극(8), 소오스 전극(9A,9A') 및 드레인 전극(9B)으로 된 PMOS트랜지스터와 베이스 전극(6), 콜렉터 전극(5) 및 에미터 전극(11)으로된 npn 바이폴라 트랜지스터를 동일 기판상에 형성하되, 소오스 전극(9A,9A')과 콜렉터 전극(5)은 금속배선으로 연결하고, 드레인 전극(9B)은 기판상에 불순물주입공정에 의해 형성된 베이스 전극(6)과 공유되도록 하여 PMOS 트랜지스터와 npn바이폴라 트랜지스터를 전기적으로 결합하는 것을 특징으로 한다.The power semiconductor device of the present invention for achieving this purpose is a PMOS transistor and base electrode (6), collector electrode (5) consisting of a gate electrode (8), a source electrode (9A, 9A ') and a drain electrode (9B). And an npn bipolar transistor including the emitter electrode 11 on the same substrate, the source electrodes 9A, 9A 'and the collector electrode 5 are connected by metal wiring, and the drain electrode 9B is formed on the substrate. It is characterized in that the PMOS transistor and the npn bipolar transistor are electrically coupled so as to be shared with the base electrode 6 formed by the impurity implantation process.
또한, 본 발명의 다른 목적인 전력용 반도체 장치를 제조하는 방법은 P형 기판(1)의 소정깊이에 N+버리드층(2)을 형성하고, 후공정으로 형성될 PMOS 및 npn바이폴라 트랜지스터 영역내에 형성하는 단계와, 상기 단계로부터 N+버리드층(2)위에 N-에피층(3)을 형성하는 단계와, 상기 단계로 부터 소자간을 격리하기 위하여 P+형 불순물 주입공정으로 N-에피층(3)을 통하여 하부의 P형 기판(1)에 닿는 P+소자분리막(4)을 형성하는 단계와, 상기 단계로부터 P+소자분리막(4)으로 경계를 이루는 N-에피층(3)상의 소정부분에 N+불순물 이온주입공정으로 하부의 N+버리드층(2)과 연결되는 npn바이폴라 트랜지스터 N+콜렉터(5)를 깊게 형성하는 단계와, 상기 단계로부터 N-에피층(3)상의 소정부분에 P형 불순물 이온 주입 공정으로 일정폭과 깊이를 갖는 P-베이스 확산영역을 형성하여 npn바이폴라 트랜지스터의 P-베이스(6)를 형성하는 단계와, 상기 단계로부터 P-베이스(6)의 일측 경계부분과 겹치도록 PMOS트랜지스터의 게이트 산화막(7) 및 게이트 전극(8)을 형성한 후, 소오스 및 드레인 불순물 이온주입공정으로 상기 게이트 전극(8) 일측의 N-에피층 기판에 P+소오스 전극(9A)을 다른 측인 P-베이스 확산 영역 기판에 P+드레인 전극(9B)를 형성하되, 동시에 상기 P+소자분리막(4)상부도 개방하여 P+불순물 확산영역(10)을 형성하는 단계와, 상기 단계로부터 에미터 불순물 이온주입공정으로 상기 P-베이스(6)의 소정부분에 N+에미터 전극(11)을 형성하되, 동시에 상기 P+소오스 전극(9A)에 연하는 부분에도 N+소오스 전극(9A')을 형성하는 단계와, 상기 단계로부터 전체구조상에 절연막(12)을 형성한 후 콘택 및 금속배선공정을 실시하여 P+, N+소오스 전극(9A,9A'), N+에미터 전극(11) 및 N+콜렉터 전극(5)상에 각각으로 금속배선(13A,13B 및 13C)을 형성하는 단계로 이루어지는 것을 특징으로 한다.In addition, a method of manufacturing a power semiconductor device, which is another object of the present invention, forms an N + buried layer 2 at a predetermined depth of a P-type substrate 1, and is formed in a region of a PMOS and npn bipolar transistor to be formed in a later step. Forming an N-epitaxial layer 3 on the N + buried layer 2 from the step; and forming an N-epi layer by a P + type impurity implantation process to isolate the devices from the step. 3) forming a P + device isolation film 4 that contacts the lower P-type substrate 1 through the step, and from the step, a predetermined portion on the N-epi layer 3 bounded by the P + device isolation film 4. Deeply forming the npn bipolar transistor N + collector 5 connected to the lower N + buried layer 2 by an N + impurity ion implantation process in the portion, and from the step, a predetermined portion on the N-epi layer 3 P-base diffusion with a certain width and depth Forming a P-base 6 of the npn bipolar transistor, and forming a gate oxide film 7 and a gate electrode 8 of the PMOS transistor so as to overlap one boundary portion of the P-base 6 from the step. After formation, a P + source electrode 9A is formed on an N-epitaxial substrate on one side of the gate electrode 8 by a source and drain impurity ion implantation process, and a P + drain electrode 9B is disposed on a P-base diffusion region substrate on the other side. And forming a P + impurity diffusion region 10 by simultaneously opening the upper part of the P + device isolation film 4, and from the step, a predetermined portion of the P − base 6 is formed by an emitter impurity ion implantation process. Forming an N + emitter electrode 11 in a portion, but simultaneously forming an N + source electrode 9A 'in a portion that extends to the P + source electrode 9A; 12) After forming contact and metal wiring process Sihayeo P +, comprising the step of forming the N + source electrodes (9A, 9A '), N + emitter electrode 11 and the N + metal wire (13A, 13B, and 13C), respectively on the collector electrode (5) It is characterized by.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 의한 전력용 반도체 장치의 단면도로서, 그 제조공정을 단계별로 설명하면 다음과 같다.1 is a cross-sectional view of a power semiconductor device according to the present invention.
P형 기판(1)의 소정깊이에 N+형 불순물 이온주입공정으로 N+버리드층(2)을 형성한 후, N+에피텍셜(n-Epitaxial) 성장방법으로 N-에피층(3)을 형성한다.After the N + buried layer 2 is formed by the N + type impurity ion implantation process at a predetermined depth of the P type substrate 1, the N-epitaxial layer 3 is formed by the N + epitaxial growth method. Form.
상기 공정후 PMOS와 npn바이폴라 트랜지스터를 하나의 단위셀로 하기 위한 소자간 격리막을 형성하기 위해, P+형 불순물 주입공정을 실시하여 하부의 P형 기판(1)과 연결되는 P+소자분리막(4)을 형성한다.In order to form an isolation device between the PMOS and npn bipolar transistors as a unit cell after the above process, a P + device isolation film 4 connected to the lower P-type substrate 1 is performed by performing a P + type impurity implantation process. ).
상기 공정후 상기 P+소자분리막(4) 사이 즉, PMOS와 npn 바이폴라 트랜지스터가 형성될 N-에피층(3)상의 소정부분에 N+불순물 이온 주입공정으로 하부의 N+버리드증(2)의 일측과 연결되도록 하는 N+딥 콜렉터(N+Deep Collector)(5)를 형성하되, 상기 N+딥 콜렉터(5)는 N+버리드층(2)과 연결되므로 콜렉터 저항을 감소시키는 효과가 있다.After the processing of the P + isolation film (4) that is between, PMOS and bipolar npn transistor N- epitaxial layer is to be formed (3) N + impurity ion implantation process to discard the lower N + deujeung (2) at a predetermined portion on the to form a N + deep collector (N + deep collector) (5) to be connected with one side, since the N + deep collector 5 is N + discard associated with deucheung (2) it has the effect of reducing the collector resistance.
상기 공정후 PMOS 트랜지스터와 npn바이폴라 트랜지스터의 접합경계면 부분에 P형 불순물 이온주입공정으로 일정폭과 깊이를 갖는 P-베이스 확산 영역을 형성하여 npn바이폴라 트랜지스터의 P-베이스(6)를 형성하고, 상기 P-베이스(6)로 작용하는 P-베이스 확산 영역은 PMOS트랜지스터의 드레인을 포함하여 npn 바이폴라 트랜지스터와 PMOS트랜지스터를 전기적으로 결합시키는 드레인 전극 및 베이스 전극의 전극 공용으로 사용된다.After the process, a P-base diffusion region having a predetermined width and depth is formed in the junction boundary portion of the PMOS transistor and the npn bipolar transistor by a P-type impurity ion implantation process to form the P-base 6 of the npn bipolar transistor. The P-base diffusion region serving as the P-base 6 is used as an electrode of the base electrode and the drain electrode which electrically couples the npn bipolar transistor and the PMOS transistor including the drain of the PMOS transistor.
상기 공정후 전체구조상부에 산화막과 폴리실리콘을 적층한 후 리소그라피(Lithography)공정 및 식각공정으로 게이트 산화막(7)상에 게이트 전극(8)을 형성하되, 상기 게이트 전극(8)의 게이트 산화막(7)은 상기 P-베이스(6)의 경계부분상에 어느 정도 겹치도록 형성한다.After the process, the oxide film and the polysilicon are laminated on the entire structure, and then a gate electrode 8 is formed on the gate oxide film 7 by a lithography process and an etching process, and the gate oxide film of the gate electrode 8 ( 7) is formed to overlap to some extent on the boundary portion of the P-base (6).
상기 공정후 PMOS의 소오스 및 드레인 불순물 이온 주입공정으로 상기 게이트 전극(8) 일측의 N-에피층 기판에 상기 공정후 P+소오스 전극(9A)을 다른측인 P-베이스 확산영역에 P+드레인 전극(9B)을 형성하되, 동시에 상기 P+소자 분리막(4) 상부도 개방하여 P+불순물 확산영역(10)을 형성한다. 상기 P+불순물 확산 영역(10)은 P+소자 분리막(4)에서의 누설전류를 줄이기 위하여 P+불순물 확산 영역(10)은 P+소자 분리막(4)에서의 누설전류를 줄이기 위하여 P+불순물 이온주입공정시 형성한 것이다.After the process as the source and drain impurity ion implantation process after the step of the PMOS in the N- epitaxial layer of the substrate side of the gate electrode (8) P + a source electrode (9A) the other side of the P + drain diffusion in the P- base region The electrode 9B is formed, but at the same time, the upper portion of the P + device isolation layer 4 is also opened to form the P + impurity diffusion region 10. The P + impurity diffusion region 10 has P + isolation film (4) P + impurity diffusion region 10 in order to reduce the leakage current at the P + device P + impurity in order to reduce the leakage current of the isolation film 4 It was formed during the ion implantation process.
상기 공정후 npn 바이폴라 트랜지스터의 에미터 불순물 이온주입공정으로 상기 P-베이스의 소정부분에 N+에미터 전극(110을 형성하되, 동시에 상기 P+소오스 전극(9A)에 연하는 부분에도 N+소오스 전극(9A')을 형성한다.After the process, an N + emitter electrode 110 is formed on a predetermined portion of the P-base by an emitter impurity ion implantation of an npn bipolar transistor, and at the same time, an N + source is also connected to the P + source electrode 9A. The electrode 9A 'is formed.
상기 공정후 전체구조상에 절연막(12)을 형성한 후, 콘택 마스크를 사용하여 P+,N+소오스 전극(9A,9A'), N+에미터 전극(11), N+딥 콜렉터전극(5) 및 P+소자분리막(4)상의 P+불순물 확산영역(10)을 개방한 다음, 전체구조상부에 소정의 금속을 증착하여 각 부분을 패턴화하되, 상기 P+,N+소오스 전극(9A,9A')상에 접속되어 패턴화된 금속배선은 소오스 금속배선(13A)이고, 상기 N+에미터 전극(11)상에 접속되어 패턴화된 금속배선은 에미터 금속배선(13B)이며, 상기 N+딥 콜렉터 전극(5)상에 접속되어 패턴화된 금속배선은 콜렉터 금속배선(13C)이고, P+불순물 확산영역(10)상에 접속되어 패턴화된 금속배선은 기판을 접지상태로 바이서스하기 위한 금속 배선(13D)이다.After forming the insulating film 12 on the entire structure after the above process, using a contact mask, using a P + , N + source electrodes 9A, 9A ', N + emitter electrode 11, N + deep collector electrode 5 ) And the P + impurity diffusion region 10 on the P + device isolation film 4, and then depositing a predetermined metal on the entire structure to pattern each part, wherein the P + , N + source electrodes 9A are formed. 9A ') is a sourced metal wiring 13A, and is connected to the N + emitter electrode 11, and the patterned metal wiring is an emitter metal wiring 13B, The metal wiring connected and patterned on the N + deep collector electrode 5 is the collector metal wiring 13C, and the metal wiring patterned and connected on the P + impurity diffusion region 10 brings the substrate into a ground state. Metal wiring 13D for vice versa.
제2도는 상기 제1도의 등가회로도로서, 이를 참조하여 본 발명을 더욱 상세히 설명하면, PMOS 트랜지스터(Q1)의 소오스 단자(S)와 npn 바이폴라 트랜지스터(Q2)의 콜렉터 단자(C)는 상호 접속되는데, 이는 제1도에서 소오스 금속배선(13A)과 콜렉터 금속배선(13C)에 의해 접속된다. 그리고 드레인 단자(D)는 베이스 단자(B)와 접속되는데, 이는 제1도에서 P+드레인 전극(9B)이 베이스(6)인 P-베이스 확산 영역내에 포함되어 접속되는 형태가 된다.FIG. 2 is an equivalent circuit diagram of FIG. 1, and the present invention will be described in more detail with reference to this. The source terminal S of the PMOS transistor Q1 and the collector terminal C of the npn bipolar transistor Q2 are interconnected. This is connected by source metal wiring 13A and collector metal wiring 13C in FIG. The drain terminal D is connected to the base terminal B. In FIG. 1, the P + drain electrode 9B is included in the P-base diffusion region, which is the base 6, and connected thereto.
즉, 게이트, 소오스 및 드레인 단자(G,S 및 D)를 갖는 PMOS 트랜지스터(Q1)는 베이스, 콜렉터 및 에미터 단자(B,C 및 E)를 갖는 npn바이폴라 트랜지스터(Q2)와 결합하여 전력소자를 이루는데, 결합방법에 있어 동일 칩상에서 금속배선에 의해 소오스와 콜렉터가 접속되고 베이스의 P-터브에 드레인이 공유되어 접속된다. 그리고 PMOS 트랜지스터(Q1)는 입력단으로 동작하고 npn바이폴라 트랜지스터(Q2)는 출력단으로 동작한다.That is, the PMOS transistor Q1 having the gate, source, and drain terminals G, S, and D is combined with the npn bipolar transistor Q2 having the base, collector, and emitter terminals B, C, and E. In the coupling method, the source and the collector are connected by metal wiring on the same chip, and the drain is shared and connected to the base P-tub. The PMOS transistor Q1 operates as an input terminal and the npn bipolar transistor Q2 operates as an output terminal.
동작을 간단히 설명하면, PMOS트랜지스터(Q1)의 소오스(S)와 npn바이폴라 트랜지스터(Q2)의 콜렉터(C)에는 전원전압(VDD)이 인가되고, 드레인 전류는 npn 바이폴라 트랜지스터(Q2)의 베이스 전류 성분이 되어 회로의 총전류 It는 바이폴라 트랜지스터(Q2)의 공통 에미터 전류 이득(Common Emitter Current Gain)만큼 증폭된다. 따라서 바이폴라 트랜지스터(Q2)의 에미터 전류는In brief, the power supply voltage V DD is applied to the source S of the PMOS transistor Q1 and the collector C of the npn bipolar transistor Q2, and the drain current is the base of the npn bipolar transistor Q2. As a current component, the total current It of the circuit is amplified by the common emitter current gain of the bipolar transistor Q2. Therefore, the emitter current of bipolar transistor Q2 is
IE=It=Id+Ic=(1+hfe)Id이다.I E = I t = I d + I c = (1 + hfe) I d .
위 식에서 Id는 PMOS의 드레인 전류, Ic는 npn바이폴라 트랜지스터의 콜렉터 전류이고, hfe는 바이폴라 트랜지스터의 공통에미터 전류이득이다.Where I d is the drain current of the PMOS, I c is the collector current of the npn bipolar transistor, and hfe is the common emitter current gain of the bipolar transistor.
공통 에미터 전류이득은 hfe이므로 에미터에 흐르는 전류(IE)는 PMOS의 드레인 전류가 1+hfe만큼 증폭되며, 이에 따라 전류구동능력이 PMOS에 비하여 1+hfe만큼 커지고 항복전압이 PMOS의 펀치스루전압(Punchthrough Voltage)이 아닌 바이폴라 트랜지스터의 콜렉터와 에미터간의 항복전압과 같으므로 항복전압이 커지며, 또한 입력저항도 높게된다.Since the common emitter current gain is hfe, the current flowing through the emitter (I E ) is amplified by 1 + hfe drain current of the PMOS, so that the current driving capability is increased by 1 + hfe compared to the PMOS and the breakdown voltage is punched by the PMOS. Since the breakdown voltage between the collector and the emitter of the bipolar transistor is not the throughthrough voltage, the breakdown voltage is increased and the input resistance is also high.
상술한 바와 같이 PMOS트랜지스터와 npn바이폴라 트랜지스터를 동일 칩상에서 전기적으로 결합하므로 전류구동능력과 항복전압 및 입력전압이 증가되고, N+버리드층에 콜렉터 전극이 연결되어 콜렉터 직렬저항을 감소시킬 수 있어 PMOS 트랜지스터와 npn바이폴라 트랜지스터의 장점을 동시에 가지는 전력소자를 구현할 수 있고, 또한 근복적으로 CMOS 공정과 병립(Compatible)하므로 저전압의 CMOS 회로와 동일 칩상에 구현이 가능하므로 소자 단가를 줄일 수 있고, 시스템의 크기 및 신뢰성을 증가시킬 수 있다.As described above, since the PMOS transistor and the npn bipolar transistor are electrically coupled on the same chip, the current driving capability, the breakdown voltage, and the input voltage are increased, and the collector electrode is connected to the N + bird layer to reduce the collector series resistance. It is possible to implement a power device having the advantages of a transistor and an npn bipolar transistor simultaneously, and in parallel with the CMOS process, so that the device can be implemented on the same chip as a low-voltage CMOS circuit, thereby reducing the device cost. Size and reliability can be increased.
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|---|---|---|---|
| KR1019930026659A KR970009032B1 (en) | 1993-12-07 | 1993-12-07 | Power semiconductor and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930026659A KR970009032B1 (en) | 1993-12-07 | 1993-12-07 | Power semiconductor and its manufacturing method |
Publications (2)
| Publication Number | Publication Date |
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| KR950021510A KR950021510A (en) | 1995-07-26 |
| KR970009032B1 true KR970009032B1 (en) | 1997-06-03 |
Family
ID=19370051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930026659A KR970009032B1 (en) | 1993-12-07 | 1993-12-07 | Power semiconductor and its manufacturing method |
Country Status (1)
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100332115B1 (en) * | 1995-10-05 | 2002-08-08 | 주식회사 하이닉스반도체 | Semiconductor power device and fabricating method thereof |
-
1993
- 1993-12-07 KR KR1019930026659A patent/KR970009032B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR950021510A (en) | 1995-07-26 |
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