JPH09199718A - Semiconductor integrated circuit device and its fabrication - Google Patents
Semiconductor integrated circuit device and its fabricationInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、横型二重拡散構造
のＭＯＳＦＥＴ(Lateral Double diffused Metal Oxide
Semiconductor Field Effective Transistor)を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and a method of manufacturing the same, and more particularly to a lateral double diffused metal oxide (MOSFET) having a lateral double diffusion structure.
The present invention relates to a technique effective when applied to a semiconductor integrated circuit device having a semiconductor field effective transistor.
【０００２】[0002]
【従来の技術】パワー素子としてのＭＯＳＦＥＴは、破
壊耐量、熱的安定性および利得が大きく、電力増幅の構
成も簡単であることから、スイッチング電源用パワーデ
バイス、電動機制御用パワーデバイス、車両用パワーデ
バイスなどに広く使用されており、近年、より一層の高
性能を実現するために微細化が進められている。2. Description of the Related Art A MOSFET as a power element has a large breakdown resistance, thermal stability and gain, and has a simple power amplification structure. Therefore, a power device for a switching power supply, a power device for controlling an electric motor, a power device for a vehicle, etc. It is widely used in devices and the like, and in recent years, miniaturization has been advanced in order to realize even higher performance.
【０００３】この種のパワーデバイス用ＭＯＳＦＥＴと
して、「S. M. Sze, Physics of Semiconductor Device
s, Wiley, New York, 1981」に記載された横型二重拡散
構造のＭＯＳＦＥＴ（ＤＭＯＳ）が知られている。As a MOSFET for a power device of this type, there is a "SM Sze, Physics of Semiconductor Device".
S. Wiley, New York, 1981 ”, and a lateral double diffusion structure MOSFET (DMOS) is known.
【０００４】上記横型二重拡散構造のＭＯＳＦＥＴは、
例えばｎチャネル型では、半導体基板の主面に形成した
ｐ型のチャネル層の内側にｎ型のソース領域を形成し、
さらにこのソース領域に隣接してｐ+ 型の半導体層を形
成している。ｐ+ 型の半導体層にはソース領域と共通の
電極が接続されており、この電極とｐ+ 型の半導体層と
を通じてソース領域と同電位の固定電位がチャネル層に
供給されるようになっている。The above-mentioned lateral double diffusion structure MOSFET is
For example, in the n-channel type, an n-type source region is formed inside the p-type channel layer formed on the main surface of the semiconductor substrate,
Further, a p + type semiconductor layer is formed adjacent to the source region. The semiconductor layer of the p + -type is connected to the common electrode and the source region, a fixed potential of the source region potential is supplied to the channel layer through the semiconductor layer of the electrode and the p + -type There is.
【０００５】このＭＯＳＦＥＴの動作は、横型二重拡散
構造を有しない通常のＭＯＳＦＥＴと同じであり、ゲー
ト電極にチャネル層に対するしきい値電圧以上の電圧を
印加したときに、キャリアである電子がソース領域から
チャネル層を通じてドレイン領域に流れ込むようになっ
ている。The operation of this MOSFET is the same as that of a normal MOSFET having no lateral double-diffused structure. When a voltage higher than the threshold voltage for the channel layer is applied to the gate electrode, the electrons that are carriers become sources. The region flows into the drain region through the channel layer.
【０００６】[0006]
【発明が解決しようとする課題】前述したように、従来
の横型二重拡散構造のＭＯＳＦＥＴは、チャネル層の内
側にソース領域とチャネル電位固定用の半導体層とを隣
接して形成している。そのため、両者のマスク合わせ余
裕を確保する必要があり、その分、チャネル層の占有面
積が大きくなる。As described above, in the conventional lateral double-diffused MOSFET, the source region and the semiconductor layer for fixing the channel potential are formed adjacent to each other inside the channel layer. Therefore, it is necessary to secure a mask alignment margin for both, and the occupied area of the channel layer becomes larger accordingly.
【０００７】上記の理由により、従来の横型二重拡散構
造のＭＯＳＦＥＴは、素子サイズの微細化が制約され、
オン抵抗の低減などの高性能化を実現することが困難で
ある。また、電流容量を増加したり直列抵抗を減少した
りする目的で多数のＭＯＳＦＥＴを並列接続しようとす
るとチップサイズが大きくなってしまう。For the above-mentioned reason, the miniaturization of the device size is restricted in the conventional lateral double-diffused MOSFET.
It is difficult to realize high performance such as reduction of on-resistance. Further, if a large number of MOSFETs are connected in parallel for the purpose of increasing current capacity or reducing series resistance, the chip size becomes large.
【０００８】本発明の目的は、横型二重拡散構造のＭＯ
ＳＦＥＴを微細化することのできる技術を提供すること
にある。An object of the present invention is to provide a horizontal double diffusion structure MO
It is to provide a technique capable of miniaturizing an SFET.
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１０】[0010]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００１１】本発明の半導体集積回路装置は、半導体基
板の主面に形成した第１導電型のチャネル層の内側に第
２導電型のソース領域を形成し、前記半導体基板の主面
に形成した第１導電型の第１半導体領域から前記チャネ
ル層に固定電位を供給する横型二重拡散構造のＭＯＳＦ
ＥＴを複数個備えたパワーデバイスなどの半導体集積回
路装置において、前記第１導電型の第１半導体領域を前
記複数個のＭＯＳＦＥＴと離間した領域に形成すると共
に、前記複数個のＭＯＳＦＥＴのそれぞれのチャネル層
の下部と前記第１半導体領域の下部とに第１導電型の第
２半導体領域を形成し、前記第２半導体領域を介在して
前記第１半導体領域から前記複数個のＭＯＳＦＥＴのそ
れぞれのチャネル層に固定電位を供給するようにしたも
のである。In the semiconductor integrated circuit device of the present invention, the second conductive type source region is formed inside the first conductive type channel layer formed on the main surface of the semiconductor substrate, and is formed on the main surface of the semiconductor substrate. MOSF of lateral double diffusion structure for supplying a fixed potential from the first semiconductor region of the first conductivity type to the channel layer
In a semiconductor integrated circuit device such as a power device including a plurality of ETs, the first conductivity type first semiconductor region is formed in a region separated from the plurality of MOSFETs, and each channel of the plurality of MOSFETs is formed. A second semiconductor region of the first conductivity type is formed in the lower part of the layer and the lower part of the first semiconductor region, and the respective channels of the plurality of MOSFETs are formed from the first semiconductor region through the second semiconductor region. A fixed potential is supplied to the layer.
【００１２】本発明の半導体集積回路装置の製造方法
は、半導体基板の主面に形成したチャネル層の内側に前
記チャネル層と異なる導電型のソース領域を形成し、前
記半導体基板の主面に形成した前記チャネル層と同じ導
電型の第１半導体領域から前記チャネル層に電位を供給
する横型二重拡散構造のＭＯＳＦＥＴを複数個備えた半
導体集積回路装置の製造方法において、（ａ）第１また
は第２導電型の半導体基板の主面に第１導電型埋込み層
を形成した後、前記半導体基板上に第１導電型エピタキ
シャル層を成長させる工程、（ｂ）前記エピタキシャル
層の第１領域の主面に、その底部が前記埋込み層に接す
る第１導電型の第１半導体領域を形成する工程、（ｃ）
前記エピタキシャル層の前記第１領域と離間した第２領
域の主面に複数個のＭＯＳＦＥＴのゲート電極を形成し
た後、前記エピタキシャル層の前記第２領域の主面に第
１導電型の不純物をイオン打込みして、前記複数個のＭ
ＯＳＦＥＴの第１導電型チャネル層を形成する工程、
（ｄ）前記エピタキシャル層の前記第２領域の主面に第
２導電型の不純物をイオン打込みして、前記複数個のＭ
ＯＳＦＥＴのソース領域およびドレイン領域を形成する
工程、（ｅ）前記エピタキシャル層の上部に堆積した導
電膜をパターニングして、前記複数個のＭＯＳＦＥＴの
ソース領域、ドレイン領域のそれぞれに接続される電極
および前記第１半導体領域に接続される電極を形成する
工程、を含むものである。According to the method of manufacturing a semiconductor integrated circuit device of the present invention, a source region having a conductivity type different from that of the channel layer is formed inside the channel layer formed on the main surface of the semiconductor substrate, and the source region is formed on the main surface of the semiconductor substrate. A method of manufacturing a semiconductor integrated circuit device comprising a plurality of lateral double-diffused MOSFETs for supplying a potential to the channel layer from a first semiconductor region having the same conductivity type as the channel layer, comprising: Forming a first conductivity type buried layer on a main surface of a two conductivity type semiconductor substrate, and then growing a first conductivity type epitaxial layer on the semiconductor substrate, (b) a main surface of a first region of the epitaxial layer A step of forming a first semiconductor region of a first conductivity type whose bottom is in contact with the buried layer, (c)
After forming a plurality of MOSFET gate electrodes on the main surface of the second region of the epitaxial layer, which is separated from the first region, impurities of the first conductivity type are ion-implanted on the main surface of the second region of the epitaxial layer. Type in the above M's
Forming a first conductivity type channel layer of the OSFET,
(D) Impurities of the second conductivity type are ion-implanted into the main surface of the second region of the epitaxial layer to form the plurality of M's.
Forming a source region and a drain region of the OSFET; (e) patterning the conductive film deposited on the epitaxial layer to form electrodes connected to the source region and the drain region of the plurality of MOSFETs; And a step of forming an electrode connected to the first semiconductor region.
【００１３】本発明の半導体集積回路装置の製造方法
は、半導体基板の主面に形成したチャネル層の内側に前
記チャネル層と異なる導電型のソース領域を形成し、前
記半導体基板の主面に形成した前記チャネル層と同じ導
電型の第１半導体領域から前記チャネル層に電位を供給
する横型二重拡散構造のＭＯＳＦＥＴを複数個備えた半
導体集積回路装置の製造方法において、（ａ）第２導電
型の半導体基板の主面に第２導電型埋込み層を形成した
後、前記半導体基板上に第１導電型エピタキシャル層を
成長させる工程、（ｂ）前記エピタキシャル層の第１領
域の主面に、その底部が前記埋込み層に接する第２導電
型の第１半導体領域を形成する工程、（ｃ）前記エピタ
キシャル層の前記第１領域と離間した第２領域の主面に
複数個のＭＯＳＦＥＴのゲート電極を形成した後、前記
エピタキシャル層の前記第２領域の主面に第２導電型の
不純物をイオン打込みして、前記複数個のＭＯＳＦＥＴ
の第２導電型チャネル層を形成する工程、（ｄ）前記エ
ピタキシャル層の前記第２領域の主面に第１導電型の不
純物をイオン打込みして、前記複数個のＭＯＳＦＥＴの
ソース領域およびドレイン領域を形成する工程、（ｅ）
前記エピタキシャル層の上部に堆積した導電膜をパター
ニングして、前記複数個のＭＯＳＦＥＴのソース領域、
ドレイン領域のそれぞれに接続される電極および前記第
１半導体領域に接続される電極を形成する工程、を含む
ものである。According to the method of manufacturing a semiconductor integrated circuit device of the present invention, a source region having a conductivity type different from that of the channel layer is formed inside the channel layer formed on the main surface of the semiconductor substrate, and the source region is formed on the main surface of the semiconductor substrate. A method of manufacturing a semiconductor integrated circuit device comprising a plurality of lateral double-diffused MOSFETs for supplying a potential to the channel layer from a first semiconductor region having the same conductivity type as that of the channel layer, comprising: (a) a second conductivity type Forming a second-conductivity-type buried layer on the main surface of the semiconductor substrate, and growing a first-conductivity-type epitaxial layer on the semiconductor substrate, (b) forming a second-conductivity-type buried layer on the main surface of the first region of the epitaxial layer. Forming a second conductivity type first semiconductor region whose bottom portion is in contact with the buried layer; (c) a plurality of MOSFEs on the main surface of the second region of the epitaxial layer, which is separated from the first region. After forming the gate electrode of the second conductivity type impurity is ion-implanted into the main surface of the second region of said epitaxial layer, said plurality of MOSFET
Forming a channel layer of the second conductivity type, (d) source region and drain region of the plurality of MOSFETs by ion-implanting impurities of the first conductivity type into the main surface of the second region of the epitaxial layer. Forming step (e)
Patterning the conductive film deposited on the epitaxial layer to form the source regions of the plurality of MOSFETs;
And a step of forming an electrode connected to each of the drain regions and an electrode connected to the first semiconductor region.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and the repeated description thereof will be omitted.
【００１５】図１は、本実施の形態のパワーデバイスの
全体構成を示すブロック図、図２は、このパワーデバイ
スの全体回路図、図３は、このパワーデバイスを形成し
た半導体基板の要部断面図である。FIG. 1 is a block diagram showing the overall structure of the power device of this embodiment, FIG. 2 is an overall circuit diagram of this power device, and FIG. 3 is a cross-sectional view of the main part of a semiconductor substrate on which this power device is formed. It is a figure.
【００１６】図１に示すように、本実施の形態のパワー
デバイスは、半導体基板１上に形成されたパワーＭＯＳ
部、バイアス回路部およびロジック部で構成されてい
る。パワーＭＯＳ部は、図３に示すｎチャネル型ＭＯＳ
ＦＥＴ（Ｑnd）およびｐチャネル型ＭＯＳＦＥＴ（Ｑp
d）をそれぞれ複数個備えており、図２に示す回路の出
力段を構成している。複数個のｎチャネル型ＭＯＳＦＥ
Ｔ（Ｑnd）および複数個のｐチャネル型ＭＯＳＦＥＴ
（Ｑpd）のそれぞれは、所定の方向に規則的に配置さ
れ、互いに並列に接続されている。一方、バイアス回路
部およびロジック部は、図３に示すｎチャネル型ＭＯＳ
ＦＥＴ（Ｑn)、ｐチャネル型ＭＯＳＦＥＴ（Ｑp)および
ｎｐｎ型バイポーラトランジスタ（Ｑb)をそれぞれ複数
個備えており、これらの素子で回路を構成している。As shown in FIG. 1, the power device according to the present embodiment is a power MOS formed on a semiconductor substrate 1.
Section, bias circuit section and logic section. The power MOS section is an n-channel type MOS shown in FIG.
FET (Qnd) and p-channel MOSFET (Qp
d) are provided in plurality, and form the output stage of the circuit shown in FIG. Multiple n-channel type MOSFE
T (Qnd) and multiple p-channel MOSFETs
Each of (Qpd) is regularly arranged in a predetermined direction and connected in parallel with each other. On the other hand, the bias circuit section and the logic section are the n-channel MOS shown in FIG.
A plurality of FETs (Qn), p-channel MOSFETs (Qp), and npn-type bipolar transistors (Qb) are provided, and these elements constitute a circuit.
【００１７】図１に示すように、パワーＭＯＳ部の外周
には半導体層２がパワーＭＯＳ部を囲むように配置され
ている。半導体層２は、図３に示すｎチャネル型ＭＯＳ
ＦＥＴ（Ｑnd）のｐ型チャネル層３ｐに固定電位（例え
ば電源電位）を供給するためのｐ型半導体層２ｐと、ｐ
チャネル型ＭＯＳＦＥＴ（Ｑpd）のｎ型チャネル層３ｎ
に固定電位（例えばＧＮＤ）を供給するためのｎ型半導
体層２ｎとからなる。As shown in FIG. 1, a semiconductor layer 2 is arranged around the power MOS portion so as to surround the power MOS portion. The semiconductor layer 2 is an n-channel MOS shown in FIG.
A p-type semiconductor layer 2p for supplying a fixed potential (for example, power supply potential) to the p-type channel layer 3p of the FET (Qnd), and p
Channel type MOSFET (Qpd) n-type channel layer 3n
And an n-type semiconductor layer 2n for supplying a fixed potential (for example, GND) to.
【００１８】図３に示すように、ｐ型の単結晶シリコン
からなる半導体基板１の上部にはｎ型エピタキシャル層
５が形成されている。このｎ型エピタキシャル層５は、
パワーＭＯＳの耐圧を高く（例えば１５Ｖ以上）するた
めに、比較的厚い膜厚で形成されている。As shown in FIG. 3, an n-type epitaxial layer 5 is formed on a semiconductor substrate 1 made of p-type single crystal silicon. This n-type epitaxial layer 5 is
In order to increase the breakdown voltage of the power MOS (for example, 15 V or more), it is formed with a relatively thick film thickness.
【００１９】パワーＭＯＳ部のｎチャネル型ＭＯＳＦＥ
Ｔ（Ｑnd）およびｐチャネル型ＭＯＳＦＥＴ（Ｑpd）
と、チャネル電位固定用のｐ型半導体層２ｐおよびｎ型
半導体層２ｎと、バイアス回路部およびロジック部のｎ
チャネル型ＭＯＳＦＥＴ（Ｑn)、ｐチャネル型ＭＯＳＦ
ＥＴ（Ｑp)およびｎｐｎ型バイポーラトランジスタ（Ｑ
b)のそれぞれは、上記ｎ型エピタキシャル層５の主面の
フィールド酸化膜６で周囲を囲まれた活性領域に形成さ
れている。N-channel type MOSFE of the power MOS section
T (Qnd) and p-channel MOSFET (Qpd)
A channel potential fixing p-type semiconductor layer 2p and an n-type semiconductor layer 2n, and a bias circuit portion and a logic portion n.
Channel type MOSFET (Qn), p channel type MOSF
ET (Qp) and npn type bipolar transistor (Q
Each of b) is formed in the active region surrounded by the field oxide film 6 on the main surface of the n-type epitaxial layer 5.
【００２０】パワーＭＯＳ部のｎチャネル型ＭＯＳＦＥ
Ｔ（Ｑnd）は、ゲート電極７、ゲート酸化膜８、ドレイ
ン領域（ｎ型半導体領域）９、ソース領域（ｎ型半導体
領域）１０およびｐ型チャネル層３ｐからなり、ｐ型チ
ャネル層３ｐの内側にソース領域１０を形成した横型二
重拡散構造を有している。ドレイン領域９にはドレイン
電極１１が接続され、ソース領域１０にはソース電極１
２が接続されている。ｐ型チャネル層３ｐの下部には一
部がこのｐ型チャネル層３ｐと電気的に接続され、他の
一部がｐ型の半導体基板１と電気的に接続されたｐ+ 型
埋込み層１３ｐが形成されている。N-channel type MOSFE of the power MOS section
T (Qnd) is composed of the gate electrode 7, the gate oxide film 8, the drain region (n-type semiconductor region) 9, the source region (n-type semiconductor region) 10 and the p-type channel layer 3p, and is inside the p-type channel layer 3p. It has a lateral double diffusion structure in which the source region 10 is formed. The drain electrode 11 is connected to the drain region 9, and the source electrode 1 is connected to the source region 10.
2 are connected. Below the p-type channel layer 3p is a p + -type buried layer 13p, a part of which is electrically connected to the p-type channel layer 3p and the other part of which is electrically connected to the p-type semiconductor substrate 1. Has been formed.
【００２１】パワーＭＯＳ部の周囲に配置されたチャネ
ル電位固定用のｐ型半導体層２ｐには電極１４が接続さ
れている。ｐ型半導体層２ｐにはこの電極１４を通じて
所定の電位が供給される。ｐ型半導体層２ｐの下部には
一部がこのｐ型半導体層２ｐと電気的に接続され、他の
一部がｐ型の半導体基板１と電気的に接続されたｐ+型
埋込み層１３ｐが形成されている。An electrode 14 is connected to the p-type semiconductor layer 2p for fixing the channel potential, which is arranged around the power MOS section. A predetermined potential is supplied to the p-type semiconductor layer 2p through this electrode 14. Below the p-type semiconductor layer 2p is a p + -type buried layer 13p, a part of which is electrically connected to the p-type semiconductor layer 2p and the other part of which is electrically connected to the p-type semiconductor substrate 1. Has been formed.
【００２２】上記の構成により、ｎチャネル型ＭＯＳＦ
ＥＴ（Ｑnd）のｐ型チャネル層３ｐとチャネル電位固定
用のｐ型半導体層２ｐとは、ｐ+ 型埋込み層１３ｐおよ
びｐ型の半導体基板１を介して電気的に接続される。With the above configuration, an n-channel type MOSF
The p-type channel layer 3p of ET (Qnd) and the p-type semiconductor layer 2p for fixing the channel potential are electrically connected via the p + -type buried layer 13p and the p-type semiconductor substrate 1.
【００２３】パワーＭＯＳ部のｐチャネル型ＭＯＳＦＥ
Ｔ（Ｑpd）は、ゲート電極７、ゲート酸化膜８、ドレイ
ン領域（ｐ型半導体領域）１５、ソース領域（ｐ型半導
体領域）１６、ドリフト層（ｐ- 型半導体層）１７およ
びｎ型チャネル層３ｎからなり、ｎ型チャネル層３ｎの
内側にソース領域１６を形成した横型二重拡散構造を有
している。ドレイン領域１５にはドレイン電極１８が接
続され、ソース領域１６にはソース電極１９が接続され
ている。ｎ型チャネル層３ｎの底部はドリフト層１７の
底部よりも深い位置に形成され、ｎ型エピタキシャル層
５と電気的に接続されている。また、ｐチャネル型ＭＯ
ＳＦＥＴ（Ｑpd）が形成された領域のｎ型エピタキシャ
ル層５の底部にはｎ+ 型埋込み層１３ｎが形成されてい
る。P-channel type MOSFE of the power MOS section
T (Qpd) is a gate electrode 7, a gate oxide film 8, a drain region (p-type semiconductor region) 15, a source region (p-type semiconductor region) 16, a drift layer (p − type semiconductor layer) 17 and an n-type channel layer. 3n, and has a lateral double diffusion structure in which the source region 16 is formed inside the n-type channel layer 3n. A drain electrode 18 is connected to the drain region 15, and a source electrode 19 is connected to the source region 16. The bottom of the n-type channel layer 3n is formed at a position deeper than the bottom of the drift layer 17, and is electrically connected to the n-type epitaxial layer 5. Also, a p-channel type MO
An n + type buried layer 13n is formed at the bottom of the n type epitaxial layer 5 in the region where the SFET (Qpd) is formed.
【００２４】パワーＭＯＳ部の周囲に配置されたチャネ
ル電位固定用のｎ型半導体層２ｎには電極２０が接続さ
れている。ｎ型半導体層２ｎにはこの電極２０を通じて
所定の電位が供給される。ｎ型半導体層２ｎの底部は、
ｎ型エピタキシャル層５の底部に形成されたｎ+ 型埋込
み層１３ｎに達している。An electrode 20 is connected to the n-type semiconductor layer 2n for fixing the channel potential, which is arranged around the power MOS section. A predetermined potential is supplied to the n-type semiconductor layer 2n through the electrode 20. The bottom of the n-type semiconductor layer 2n is
It reaches the n + type buried layer 13n formed at the bottom of the n type epitaxial layer 5.
【００２５】上記の構成により、ｐチャネル型ＭＯＳＦ
ＥＴ（Ｑpd）のｎ型チャネル層３ｎとチャネル電位固定
用のｎ型半導体層２ｎとは、ｎ+ 型埋込み層１３ｎおよ
びｎ型エピタキシャル層５を介して電気的に接続され
る。With the above configuration, a p-channel type MOSF
The n-type channel layer 3n of ET (Qpd) and the n-type semiconductor layer 2n for fixing the channel potential are electrically connected via the n + -type buried layer 13n and the n-type epitaxial layer 5.
【００２６】バイアス回路部およびロジック部のｎチャ
ネル型ＭＯＳＦＥＴ（Ｑn)は、ｎ型エピタキシャル層５
の一部に形成されたｐ型ウエル４ｐの主面に形成され、
ゲート電極２１、ゲート酸化膜８および一対のｎ型半導
体領域（ソース領域、ドレイン領域）２２、２２で構成
されている。ｎ型半導体領域２２のそれぞれには電極２
３が接続されている。The n-channel MOSFET (Qn) in the bias circuit section and the logic section is composed of the n-type epitaxial layer 5
Is formed on the main surface of the p-type well 4p formed in a part of
The gate electrode 21, the gate oxide film 8 and a pair of n-type semiconductor regions (source region, drain region) 22, 22 are formed. An electrode 2 is provided on each of the n-type semiconductor regions 22.
3 are connected.
【００２７】バイアス回路部およびロジック部のｐチャ
ネル型ＭＯＳＦＥＴ（Ｑp)は、ｎ型エピタキシャル層５
の他の一部に形成されたｎ型ウエル４ｎの主面に形成さ
れ、ゲート電極２１、ゲート酸化膜８および一対のｐ型
半導体領域（ソース領域、ドレイン領域）２４、２４で
構成されている。ｐ型半導体領域（ソース領域、ドレイ
ン領域）２４のそれぞれには電極２５が接続されてい
る。The p-channel MOSFET (Qp) in the bias circuit portion and the logic portion is composed of the n-type epitaxial layer 5
Is formed on the main surface of the n-type well 4n formed on the other part of the gate electrode 21, the gate oxide film 8 and the pair of p-type semiconductor regions (source region, drain region) 24, 24. . An electrode 25 is connected to each of the p-type semiconductor regions (source region, drain region) 24.
【００２８】バイアス回路部およびロジック部のｎｐｎ
型バイポーラトランジスタ（Ｑb)は、ｎ型エピタキシャ
ル層５と、このｎ型エピタキシャル層５の底部に形成さ
れたｎ+ 型埋込み層１３ｎとからなるコレクタ領域、ｎ
型エピタキシャル層５の他の一部に形成されたベース領
域（ｐ型半導体領域）２７およびこのベース領域２７の
内側に形成されたエミッタ領域（ｎ型半導体領域）２８
で構成されている。また、ｎ型エピタキシャル層５の他
の一部にはコレクタ引出し領域（ｎ型半導体領域）２６
が形成されている。コレクタ引出し領域２６にはコレク
タ電極２９が接続され、ベース領域２７にはベース電極
３０が接続され、エミッタ領域２８にはエミッタ電極３
１が接続されている。このｎｐｎ型バイポーラトランジ
スタ（Ｑb)と前記ｎチャネル型ＭＯＳＦＥＴ（Ｑn)およ
びｐチャネル型ＭＯＳＦＥＴ（Ｑp)とは、フィールド酸
化膜６と、その下部のｎ型エピタキシャル層５に形成さ
れたｐ型半導体領域３２およびｐ+ 型埋込み層１３ｐと
によって電気的に分離されている。Bias circuit section and logic section npn
The type bipolar transistor (Qb) is a collector region composed of an n type epitaxial layer 5 and an n + type buried layer 13n formed at the bottom of the n type epitaxial layer 5, n
Base region (p-type semiconductor region) 27 formed in another part of the type epitaxial layer 5 and emitter region (n-type semiconductor region) 28 formed inside the base region 27.
It is composed of Further, a collector extraction region (n-type semiconductor region) 26 is formed on the other part of the n-type epitaxial layer 5.
Are formed. A collector electrode 29 is connected to the collector extraction region 26, a base electrode 30 is connected to the base region 27, and an emitter electrode 3 is connected to the emitter region 28.
1 is connected. The npn-type bipolar transistor (Qb) and the n-channel type MOSFET (Qn) and p-channel type MOSFET (Qp) are a field oxide film 6 and a p-type semiconductor region formed in the n-type epitaxial layer 5 therebelow. 32 and the p + -type buried layer 13p are electrically isolated from each other.
【００２９】このように、本実施の形態のパワーデバイ
スは、パワーＭＯＳ部のｐチャネル型ＭＯＳＦＥＴ（Ｑ
pd）のｎ型チャネル層３ｎをｎ型エピタキシャル層５と
電気的に接続すると共に、このｎ型エピタキシャル層５
の下部と、パワーＭＯＳ部の周囲に配置したチャネル電
位固定用のｎ型半導体層２ｎの下部とにそれぞれｎ+型
埋込み層１３ｎを形成し、ｎ型チャネル層３ｎとｎ型半
導体層２ｎとをｎ+ 型埋込み層１３ｎおよびｎ型エピタ
キシャル層５を介して電気的に接続することによって、
ｎ型チャネル層３ｎに所定の電位を供給する。As described above, the power device according to the present embodiment has the p-channel MOSFET (Q
pd) n-type channel layer 3n is electrically connected to the n-type epitaxial layer 5 and the n-type epitaxial layer 5
And a lower part of the n-type semiconductor layer 2n for fixing the channel potential arranged around the power MOS part, respectively, to form the n + -type buried layer 13n so that the n-type channel layer 3n and the n-type semiconductor layer 2n are formed. By electrically connecting via the n + type buried layer 13n and the n type epitaxial layer 5,
A predetermined potential is supplied to the n-type channel layer 3n.
【００３０】これにより、チャネル電位固定用のｎ型半
導体層をｐチャネル型ＭＯＳＦＥＴ（Ｑpd）のｎ型チャ
ネル層３ｎの内側のソース領域１６に隣接して配置する
場合には必要となるソース領域１６とｎ型半導体層との
マスク合わせ余裕が不要となるので、その分、ｎ型チャ
ネル層３ｎの占有面積を小さくすることができ、ｐチャ
ネル型ＭＯＳＦＥＴ（Ｑpd）を微細化することができ
る。Thus, when the n-type semiconductor layer for fixing the channel potential is arranged adjacent to the source region 16 inside the n-type channel layer 3n of the p-channel MOSFET (Qpd), the source region 16 is required. Since a mask alignment margin between the n-type semiconductor layer and the n-type semiconductor layer becomes unnecessary, the area occupied by the n-type channel layer 3n can be reduced accordingly, and the p-channel MOSFET (Qpd) can be miniaturized.
【００３１】図４（ａ）は、上記ｐチャネル型ＭＯＳＦ
ＥＴ（Ｑpd）のドレイン領域１５とｎ型チャネル層３ｎ
の内側に形成されたソース領域１６のパターンを示す平
面図、同図（ｂ）は、断面図である。図中の符号３３
は、ソース領域１６とソース電極１９とを接続するコン
タクトホールを示し、符号３４は、ドレイン領域１５と
ドレイン電極１８とを接続するコンタクトホールを示し
ている。FIG. 4A shows the p-channel type MOSF.
Drain region 15 of ET (Qpd) and n-type channel layer 3n
FIG. 3B is a plan view showing a pattern of the source region 16 formed on the inner side of FIG. Reference numeral 33 in the figure
Indicates a contact hole connecting the source region 16 and the source electrode 19, and reference numeral 34 indicates a contact hole connecting the drain region 15 and the drain electrode 18.
【００３２】一方、図５は、ｎ型チャネル層３ｎの内側
のソース領域１６に隣接してチャネル電位固定用のｎ型
半導体層２ｎ' を配置した場合の平面図（ａ）および断
面図（ｂ）である。図示のように、この場合は、ソース
領域１６とソース電極１９とを接続するコンタクトホー
ル３３の他に、ｎ型半導体層２ｎ' をイオン打ち込みで
形成する際のコンタクトホール３５が必要となる。その
ため、２つのコンタクトホール３３、３５の合わせ余裕
を確保する必要があり、この合わせ余裕に相当する分、
ｎ型チャネル層３ｎの面積が大きくなる。On the other hand, FIG. 5 is a plan view (a) and a sectional view (b) in which an n-type semiconductor layer 2n 'for fixing a channel potential is arranged adjacent to the source region 16 inside the n-type channel layer 3n. ). As shown in the figure, in this case, in addition to the contact hole 33 that connects the source region 16 and the source electrode 19, a contact hole 35 for forming the n-type semiconductor layer 2n ′ by ion implantation is required. Therefore, it is necessary to secure an alignment margin for the two contact holes 33 and 35, and the amount corresponding to this alignment margin is
The area of the n-type channel layer 3n becomes large.
【００３３】また、本実施の形態のパワーデバイスは、
パワーＭＯＳ部のｎチャネル型ＭＯＳＦＥＴ（Ｑnd）の
ｐ型チャネル層３ｐの下部と、パワーＭＯＳ部の周囲に
配置したチャネル電位固定用のｐ型半導体層２ｐの下部
とにそれぞれｐ+ 型埋込み層１３ｐを形成し、ｐ型チャ
ネル層３ｐとｐ型半導体層２ｐとをｐ+ 型埋込み層１３
ｐおよびｐ型の半導体基板１を介して電気的に接続する
ことによって、ｐ型チャネル層３ｐに所定の電位を供給
する。Further, the power device of this embodiment is
The p + -type buried layer 13p is formed under the p-type channel layer 3p of the n-channel MOSFET (Qnd) in the power MOS section and under the p-type semiconductor layer 2p for fixing the channel potential, which is arranged around the power MOS section. To form the p-type channel layer 3p and the p-type semiconductor layer 2p into the p + -type buried layer 13
By electrically connecting via the p-type and p-type semiconductor substrate 1, a predetermined potential is supplied to p-type channel layer 3p.
【００３４】これにより、チャネル電位固定用のｐ型半
導体層をｎチャネル型ＭＯＳＦＥＴ（Ｑnd）のｐ型チャ
ネル層３ｐの内側にソース領域１０と隣接して配置する
場合には必要となるソース領域１０とｐ型半導体層との
マスク合わせ余裕が不要となるので、その分、ｐ型チャ
ネル層３ｐの占有面積を小さくすることができ、ｎチャ
ネル型ＭＯＳＦＥＴ（Ｑnd）を微細化することができ
る。Thus, when the p-type semiconductor layer for fixing the channel potential is arranged adjacent to the source region 10 inside the p-type channel layer 3p of the n-channel MOSFET (Qnd), the source region 10 is required. Since a mask alignment margin between the p-type semiconductor layer and the p-type semiconductor layer becomes unnecessary, the area occupied by the p-type channel layer 3p can be reduced accordingly, and the n-channel MOSFET (Qnd) can be miniaturized.
【００３５】次に、本実施の形態のパワーデバイスの製
造方法を図６〜図１２を用いて説明する。Next, a method of manufacturing the power device of this embodiment will be described with reference to FIGS.
【００３６】まず、図６に示すように、ｐ型の半導体基
板１を用意し、その主面の一部にｐ型不純物（ホウ素）
を、他の一部にｎ型不純物（リン）をそれぞれイオン打
ち込みして、ｐ+ 型埋込み層１３ｐおよびｎ+ 型埋込み
層１３ｎを形成する。First, as shown in FIG. 6, a p-type semiconductor substrate 1 is prepared, and a p-type impurity (boron) is formed on a part of its main surface.
Then, an n-type impurity (phosphorus) is ion-implanted into the other part to form the p + -type buried layer 13p and the n + -type buried layer 13n.
【００３７】次に、図７に示すように、半導体基板１上
にｎ型エピタキシャル層５を成長させた後、ｎ型エピタ
キシャル層５の一部にｐ型不純物（ホウ素）をイオン打
ち込みして、チャネル電位固定用のｐ型半導体層２ｐお
よび素子分離用のｐ型半導体領域３２を同時に形成す
る。また、ｎ型エピタキシャル層５の他の一部にｎ型不
純物（リン）をイオン打ち込みして、チャネル電位固定
用のｎ型半導体層２ｎおよびｎｐｎ型バイポーラトラン
ジスタ（Ｑb)のコレクタ引出し領域２６を同時に形成す
る。Next, as shown in FIG. 7, after growing the n-type epitaxial layer 5 on the semiconductor substrate 1, a p-type impurity (boron) is ion-implanted into a part of the n-type epitaxial layer 5, The p-type semiconductor layer 2p for fixing the channel potential and the p-type semiconductor region 32 for element isolation are simultaneously formed. Further, an n-type impurity (phosphorus) is ion-implanted into another part of the n-type epitaxial layer 5 to simultaneously form the n-type semiconductor layer 2n for fixing the channel potential and the collector extraction region 26 of the npn-type bipolar transistor (Qb). Form.
【００３８】次に、図８に示すように、ｎ型エピタキシ
ャル層５の一部にｐ型不純物（ホウ素）を、他の一部に
ｎ型不純物（リン）をそれぞれイオン打ち込みして、ｐ
型ウエル４ｐおよびｎ型ウエル４ｎを形成する。続い
て、ＬＯＣＯＳ法を用いてｎ型エピタキシャル層５の表
面に素子分離用のフィールド酸化膜６を形成した後、フ
ィールド酸化膜６で囲まれた活性領域の表面にゲート酸
化膜８を形成する。Next, as shown in FIG. 8, p-type impurities (boron) are ion-implanted in a part of the n-type epitaxial layer 5 and n-type impurities (phosphorus) are ion-implanted in the other part, respectively, and p
The type well 4p and the n-type well 4n are formed. Then, after the field oxide film 6 for element isolation is formed on the surface of the n-type epitaxial layer 5 by using the LOCOS method, the gate oxide film 8 is formed on the surface of the active region surrounded by the field oxide film 6.
【００３９】次に、図９に示すように、パワーＭＯＳ部
のｐチャネル型ＭＯＳＦＥＴ（Ｑpd）を形成する領域の
ｎ型エピタキシャル層５の一部にｐ型不純物（ホウ素）
をイオン打ち込みしてドリフト層（ｐ- 型半導体領域）
１７を形成した後、ＣＶＤ法で堆積した多結晶シリコン
膜とタングステンシリサイド膜の積層膜（ポリサイド
膜）をパターニングして、パワーＭＯＳ部のｎチャネル
型ＭＯＳＦＥＴ（Ｑnd）のゲート電極７およびｐチャネ
ル型ＭＯＳＦＥＴ（Ｑpd）のゲート電極７を形成する。Next, as shown in FIG. 9, a p-type impurity (boron) is added to a part of the n-type epitaxial layer 5 in the region where the p-channel MOSFET (Qpd) of the power MOS portion is formed.
Drift layer (p − type semiconductor region)
After forming 17, the laminated film (polycide film) of the polycrystalline silicon film and the tungsten silicide film deposited by the CVD method is patterned to form the gate electrode 7 and the p-channel type of the n-channel MOSFET (Qnd) of the power MOS part. The gate electrode 7 of the MOSFET (Qpd) is formed.
【００４０】次に、図１０に示すように、パワーＭＯＳ
部のｎ型エピタキシャル層５の一部にｐ型不純物（ホウ
素）を、他の一部にｎ型不純物（リン）をそれぞれイオ
ン打ち込みして、ｎチャネル型ＭＯＳＦＥＴ（Ｑnd）の
ｐ型チャネル層３ｐおよびｐチャネル型ＭＯＳＦＥＴ
（Ｑpd）のｎ型チャネル層３ｎを形成する。上記ｎ型不
純物は、ｎ型チャネル層３ｎの底部がドリフト層１７よ
りも深くなるようなエネルギーでイオン打ち込みする。
また、工程を簡略化するために、上記ｐ型不純物をバイ
アス回路部およびロジック部のｎ型エピタキシャル層５
の一部にもイオン打ち込みして、ｎｐｎ型バイポーラト
ランジスタ（Ｑb)のベース領域２７を同時に形成する。Next, as shown in FIG.
Part of the n-type epitaxial layer 5 is ion-implanted with p-type impurity (boron) and the other part is ion-implanted with n-type impurity (phosphorus), respectively, to form the p-type channel layer 3p of the n-channel MOSFET (Qnd). And p-channel MOSFET
The (Qpd) n-type channel layer 3n is formed. The n-type impurities are ion-implanted with energy such that the bottom of the n-type channel layer 3n is deeper than the drift layer 17.
In order to simplify the process, the p-type impurity is added to the n-type epitaxial layer 5 in the bias circuit section and the logic section.
Of the npn bipolar transistor (Qb) is formed at the same time by ion-implanting a part of the.
【００４１】次に、図１１に示すように、ｎｐｎ型バイ
ポーラトランジスタ（Ｑb)のベース領域２７の一部にｎ
型不純物（リン）をイオン打ち込みしてエミッタ領域２
８を形成した後、ＣＶＤ法で堆積した多結晶シリコン膜
とタングステンシリサイド膜の積層膜（ポリサイド膜）
をパターニングして、バイアス回路部およびロジック部
のｎチャネル型ＭＯＳＦＥＴ（Ｑn)のゲート電極２１お
よびｐチャネル型ＭＯＳＦＥＴ（Ｑp)のゲート電極２１
を形成する。Next, as shown in FIG. 11, n is formed in a part of the base region 27 of the npn bipolar transistor (Qb).
Type impurity (phosphorus) is ion-implanted to form the emitter region 2
After forming 8, a laminated film (polycide film) of a polycrystalline silicon film and a tungsten silicide film deposited by the CVD method
Are patterned to form the gate electrode 21 of the n-channel MOSFET (Qn) and the gate electrode 21 of the p-channel MOSFET (Qp) in the bias circuit portion and the logic portion.
To form
【００４２】次に、図１２に示すように、パワーＭＯＳ
部のｎ型エピタキシャル層５の一部にｐ型不純物（ホウ
素）を、他の一部に（リン）をそれぞれイオン打ち込み
して、ｐチャネル型ＭＯＳＦＥＴ（Ｑpd）のドレイン領
域１５、ソース領域１６およびｎチャネル型ＭＯＳＦＥ
Ｔ（Ｑnd）のドレイン領域９、ソース領域１０を形成す
る。また、工程を簡略化するために、上記ｐ型不純物を
バイアス回路部およびロジック部のｎ型エピタキシャル
層５の一部にもイオン打ち込みして、ｐチャネル型ＭＯ
ＳＦＥＴ（Ｑp)のｐ型半導体領域（ソース領域、ドレイ
ン領域）２４を同時に形成する。また、上記ｎ型不純物
をｎ型エピタキシャル層５の他の一部にもイオン打ち込
みして、ｎチャネル型ＭＯＳＦＥＴ（Ｑn)のｎ型半導体
領域（ソース領域、ドレイン領域）２２を同時に形成す
る。Next, as shown in FIG. 12, power MOS
P-type impurity (boron) is ion-implanted in a part of the n-type epitaxial layer 5 of the above portion, and (phosphorus) is ion-implanted in the other part thereof, respectively, to form a drain region 15, a source region 16 and a p-channel MOSFET (Qpd). n-channel type MOSFE
A drain region 9 and a source region 10 of T (Qnd) are formed. Further, in order to simplify the process, the p-type impurities are ion-implanted also in a part of the n-type epitaxial layer 5 in the bias circuit portion and the logic portion, so that the p-channel MO layer is formed.
The p-type semiconductor region (source region, drain region) 24 of the SFET (Qp) is simultaneously formed. Further, the n-type impurities are also ion-implanted into another part of the n-type epitaxial layer 5 to simultaneously form the n-type semiconductor region (source region, drain region) 22 of the n-channel MOSFET (Qn).
【００４３】この場合、上記ｐ型不純物のイオン打ち込
みは、ｐチャネル型ＭＯＳＦＥＴ（Ｑpd）のゲート電極
７をマスクとして行われるため、ソース領域１６のゲー
ト端からの横方向拡散長とｎ型チャネル層３ｎの一端と
の距離によって決まる実効チャネル長は、ゲート電極７
に対して自己整合的に規定される。同様に、上記ｎ型不
純物のイオン打ち込みは、ｎチャネル型ＭＯＳＦＥＴ
（Ｑnd）のゲート電極７をマスクとして行われるため、
ｎチャネル型ＭＯＳＦＥＴ（Ｑnd）の実効チャネル長
も、ゲート電極７に対して自己整合的に規定される。In this case, since the p-type impurity ion implantation is performed using the gate electrode 7 of the p-channel MOSFET (Qpd) as a mask, the lateral diffusion length from the gate end of the source region 16 and the n-type channel layer. The effective channel length determined by the distance from one end of 3n is the gate electrode 7
Is defined in a self-aligning manner. Similarly, the n-type impurity ion implantation is performed in the n-channel MOSFET.
Since the gate electrode 7 of (Qnd) is used as a mask,
The effective channel length of the n-channel MOSFET (Qnd) is also defined in self-alignment with the gate electrode 7.
【００４４】これにより、ｐチャネル型ＭＯＳＦＥＴ
（Ｑpd）の実効チャネル長およびｎチャネル型ＭＯＳＦ
ＥＴ（Ｑnd）の実効チャネル長をそれぞれ縮小すること
ができるので、ｐチャネル型ＭＯＳＦＥＴ（Ｑpd）およ
びｎチャネル型ＭＯＳＦＥＴ（Ｑnd）を微細化すること
ができる。Thus, the p-channel MOSFET
(Qpd) effective channel length and n-channel MOSF
Since the effective channel length of ET (Qnd) can be reduced, the p-channel MOSFET (Qpd) and the n-channel MOSFET (Qnd) can be miniaturized.
【００４５】その後、半導体基板１上にＣＶＤ法で酸化
シリコン膜を堆積し、この酸化シリコン膜にコンタクト
ホールを形成した後、酸化シリコン膜上に例えばスパッ
タリング法でＡｌ膜を堆積し、これをパターニングして
前記電極（電極１４、２０、２３、２５、ドレイン電極
１１、１８、ソース電極１２、１９、コレクタ電極２
９、ベース電極３０およびエミッタ電極３１）を形成す
ることにより、前記図３に示した本実施の形態のパワー
デバイスが略完成する。After that, a silicon oxide film is deposited on the semiconductor substrate 1 by the CVD method, a contact hole is formed in the silicon oxide film, and then an Al film is deposited on the silicon oxide film by, for example, the sputtering method and patterned. Then, the electrodes (electrodes 14, 20, 23, 25, drain electrodes 11, 18, source electrodes 12, 19, collector electrode 2)
By forming 9, the base electrode 30 and the emitter electrode 31), the power device of the present embodiment shown in FIG. 3 is substantially completed.
【００４６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiment, the invention is not limited to the above embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say,
【００４７】例えば図１３に示す実施の形態は、ｎチャ
ネル型ＭＯＳＦＥＴ（Ｑnd）のドレイン領域９の下部に
ｎ型半導体領域４０ｎおよびｎ+ 型埋込み層１３ｎを形
成し、ｐチャネル型ＭＯＳＦＥＴ（Ｑpd）のドレイン領
域１５の下部にｐ型半導体領域４０ｐおよびｐ+ 型埋込
み層１３ｐを形成したもので、ｎ型エピタキシャル層５
の膜厚を薄くした比較的耐圧が低い（例えば７Ｖ以下）
パワーＭＯＳＦＥＴに適用することができる。この場合
は、上記ｎ型半導体領域４０ｎやｐ型半導体領域４０ｐ
をバイアス回路部およびロジック部のｎ型ウエルやｐ型
ウエルなどと同時に形成することで工程を簡略化するこ
とができる。For example, in the embodiment shown in FIG. 13, an n-type semiconductor region 40n and an n + -type buried layer 13n are formed under the drain region 9 of an n-channel MOSFET (Qnd) to form a p-channel MOSFET (Qpd). Of the p-type semiconductor region 40p and the p + -type buried layer 13p below the drain region 15 of the n-type epitaxial layer 5
Has a relatively low breakdown voltage (for example, 7 V or less)
It can be applied to a power MOSFET. In this case, the n-type semiconductor region 40n and the p-type semiconductor region 40p
Is simultaneously formed with the n-type well and the p-type well of the bias circuit section and the logic section, whereby the process can be simplified.
【００４８】図１４および図１５に示す実施の形態は、
いずれもｐチャネル型ＭＯＳＦＥＴ（Ｑpd）のドリフト
層１７をｎ型チャネル層３ｎよりも深い位置に形成した
例である。これらの例では、ドリフト層１７をｎ型チャ
ネル層３ｎと分離して形成したり（図１４）、ｎ型チャ
ネル層３ｎとｎ+ 型埋込み層１３ｎとの間にｎ型埋込み
層４１を形成したり（図１５）することで、ｎ型チャネ
ル層３ｎとｎ+ 型埋込み層１３ｎとを接続している。The embodiment shown in FIGS. 14 and 15 is
In each case, the drift layer 17 of the p-channel MOSFET (Qpd) is formed at a position deeper than the n-type channel layer 3n. In these examples, the drift layer 17 is formed separately from the n-type channel layer 3n (FIG. 14), or the n-type buried layer 41 is formed between the n-type channel layer 3n and the n + -type buried layer 13n. (FIG. 15), the n-type channel layer 3n and the n + -type buried layer 13n are connected to each other.
【００４９】前記実施の形態では、ｎチャネル型および
ｐチャネル型で構成されたパワーＭＯＳＦＥＴに適用し
た場合について説明したが、ｐチャネル型だけで構成さ
れたパワーＭＯＳＦＥＴや、ｎチャネル型だけで構成さ
れたパワーＭＯＳＦＥＴに適用することもできる。In the above-mentioned embodiment, the case where the present invention is applied to the n-channel type and p-channel type power MOSFETs has been described. However, the present invention is applied to only the p-channel type power MOSFET or the n-channel type power MOSFET. It can also be applied to a power MOSFET.
【００５０】[0050]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.
【００５１】本発明によれば、パワーＭＯＳ部の周囲に
チャネル電位固定用の半導体層を形成し、この半導体層
から基板を通じてパワーＭＯＳＦＥＴのチャネル層に給
電するようにしたので、チャネル層の占有面積を小さく
することができる。これにより、パワーＭＯＳＦＥＴを
微細化することができるので、ＭＯＳＦＥＴでパワー素
子を構成したパワーデバイスの高性能化を図ることがで
きる。According to the present invention, the semiconductor layer for fixing the channel potential is formed around the power MOS portion, and power is supplied from this semiconductor layer to the channel layer of the power MOSFET through the substrate. Can be made smaller. As a result, the power MOSFET can be miniaturized, so that the performance of the power device including the power element can be improved.
【図１】本発明の一実施の形態であるパワーデバイスの
全体構成を示すブロック図である。FIG. 1 is a block diagram showing an overall configuration of a power device according to an embodiment of the present invention.
【図２】本発明の一実施の形態であるパワーデバイスの
全体回路図である。FIG. 2 is an overall circuit diagram of a power device that is an embodiment of the present invention.
【図３】本発明の一実施の形態であるパワーデバイスを
示す半導体基板の要部断面図である。FIG. 3 is a main-portion cross-sectional view of a semiconductor substrate showing a power device according to an embodiment of the present invention.
【図４】（ａ）は、本発明の一実施の形態であるパワー
デバイスを構成するＭＯＳＦＥＴのドレイン領域とチャ
ネル層の内側に形成されたソース領域のパターンを示す
平面図、（ｂ）は、同じく断面図である。FIG. 4A is a plan view showing a pattern of a drain region of a MOSFET and a source region formed inside a channel layer of a power device that is an embodiment of the present invention; FIG. It is also a sectional view.
【図５】（ａ）は、チャネル層の内側のソース領域に隣
接してチャネル電位固定用の半導体層を配置した場合の
平面図、（ｂ）は、同じく断面図である。5A is a plan view in the case where a semiconductor layer for fixing a channel potential is arranged adjacent to a source region inside a channel layer, and FIG. 5B is a sectional view of the same.
【図６】本発明の一実施の形態であるパワーデバイスの
製造方法を示す半導体基板の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the power device according to the embodiment of the present invention.
【図７】本発明の一実施の形態であるパワーデバイスの
製造方法を示す半導体基板の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the power device according to the embodiment of the present invention.
【図８】本発明の一実施の形態であるパワーデバイスの
製造方法を示す半導体基板の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the power device according to the embodiment of the present invention.
【図９】本発明の一実施の形態であるパワーデバイスの
製造方法を示す半導体基板の要部断面図である。FIG. 9 is a cross-sectional view of essential parts of a semiconductor substrate showing a method for manufacturing a power device that is an embodiment of the present invention.
【図１０】本発明の一実施の形態であるパワーデバイス
の製造方法を示す半導体基板の要部断面図である。FIG. 10 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a power device that is an embodiment of the present invention.
【図１１】本発明の一実施の形態であるパワーデバイス
の製造方法を示す半導体基板の要部断面図である。FIG. 11 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the power device according to the embodiment of the present invention.
【図１２】本発明の一実施の形態であるパワーデバイス
の製造方法を示す半導体基板の要部断面図である。FIG. 12 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the power device according to the embodiment of the present invention.
【図１３】本発明の他の実施の形態であるパワーデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 13 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a power device according to another embodiment of the present invention.
【図１４】本発明の他の実施の形態であるパワーデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 14 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a power device according to another embodiment of the present invention.
【図１５】本発明の他の実施の形態であるパワーデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 15 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a power device according to another embodiment of the present invention.
１ 半導体基板 ２ 半導体層（バックゲート層） ２ｐ ｐ型半導体層 ２ｎ ｎ型半導体層 ２ｎ' ｎ型半導体層 ３ｐ ｐ型チャネル層 ３ｎ ｎ型チャネル層 ４ｐ ｐ型ウエル ４ｎ ｎ型ウエル ５ ｎ型エピタキシャル層 ６ フィールド酸化膜 ７ ゲート電極 ８ ゲート酸化膜 ９ ドレイン領域（ｎ型半導体領域） １０ ソース領域（ｎ型半導体領域） １１ ドレイン電極 １２ ソース電極 １３ｐ ｐ+ 型埋込み層 １３ｎ ｎ+ 型埋込み層 １４ 電極 １５ ドレイン領域（ｐ型半導体領域） １６ ソース領域（ｐ型半導体領域） １７ ドリフト層（ｐ- 型半導体層） １８ ドレイン電極 １９ ソース電極 ２０ 電極 ２１ ゲート電極 ２２ ｎ型半導体領域（ソース領域、ドレイン領域） ２３ 電極 ２４ ｐ型半導体領域（ソース領域、ドレイン領域） ２５ 電極 ２６ コレクタ引出し領域（ｎ型半導体領域） ２７ ベース領域（ｐ型半導体領域） ２８ エミッタ領域（ｎ型半導体領域） ２９ コレクタ電極 ３０ ベース電極 ３１ エミッタ電極 ３２ ｐ型半導体領域 ３３ コンタクトホール ３４ コンタクトホール ３５ コンタクトホール ４０ｐ ｐ型半導体領域 ４０ｎ ｎ型半導体領域 ４１ ｎ型埋込み層 Ｑb ｎｐｎ型バイポーラトランジスタ Ｑn ｎチャネル型ＭＯＳＦＥＴ Ｑnd ｎチャネル型ＭＯＳＦＥＴ Ｑp ｐチャネル型ＭＯＳＦＥＴ Ｑpd ｐチャネル型ＭＯＳＦＥＴ1 semiconductor substrate 2 semiconductor layer (back gate layer) 2p p-type semiconductor layer 2n n-type semiconductor layer 2n ′ n-type semiconductor layer 3p p-type channel layer 3n n-type channel layer 4p p-type well 4n n-type well 5 n-type epitaxial layer 6 field oxide film 7 gate electrode 8 gate oxide film 9 drain region (n-type semiconductor region) 10 source region (n-type semiconductor region) 11 drain electrode 12 source electrode 13p p + type buried layer 13n n + type buried layer 14 electrode 15 Drain region (p-type semiconductor region) 16 Source region (p-type semiconductor region) 17 Drift layer (p − type semiconductor layer) 18 Drain electrode 19 Source electrode 20 Electrode 21 Gate electrode 22 n-type semiconductor region (source region, drain region) 23 electrode 24 p-type semiconductor region (source region, drain region) 25 electrode 26 Extender region (n-type semiconductor region) 27 Base region (p-type semiconductor region) 28 Emitter region (n-type semiconductor region) 29 Collector electrode 30 Base electrode 31 Emitter electrode 32 p-type semiconductor region 33 Contact hole 34 Contact hole 35 Contact hole 40p p-type semiconductor region 40n n-type semiconductor region 41 n-type buried layer Qb npn-type bipolar transistor Qn n-channel MOSFET Qnd n-channel MOSFET Qp p-channel MOSFET Qpd p-channel MOSFET
Claims (9)
のチャネル層の内側に第２導電型のソース領域を形成
し、前記半導体基板の主面に形成した第１導電型の第１
半導体領域から前記チャネル層に電位を供給する横型二
重拡散構造のＭＯＳＦＥＴを複数個備えた半導体集積回
路装置であって、前記第１導電型の第１半導体領域を前
記複数個のＭＯＳＦＥＴと離間した領域に形成すると共
に、前記複数個のＭＯＳＦＥＴのそれぞれのチャネル層
の下部と前記第１半導体領域の下部とに第１導電型の第
２半導体領域を形成し、前記第２半導体領域を介在して
前記第１半導体領域から前記複数個のＭＯＳＦＥＴのそ
れぞれのチャネル層に電位を供給するようにしたことを
特徴とする半導体集積回路装置。1. A first conductivity type first region formed on the main surface of the semiconductor substrate by forming a second conductivity type source region inside the first conductivity type channel layer formed on the main surface of the semiconductor substrate.
A semiconductor integrated circuit device comprising a plurality of lateral double-diffused MOSFETs for supplying a potential from a semiconductor region to the channel layer, wherein the first conductivity type first semiconductor region is separated from the plurality of MOSFETs. A second conductive region of the first conductivity type is formed under the channel layer and the lower part of the first semiconductor region of each of the plurality of MOSFETs, and the second semiconductor region is interposed therebetween. A semiconductor integrated circuit device characterized in that a potential is supplied from the first semiconductor region to each channel layer of the plurality of MOSFETs.
って、前記第１導電型の第１半導体領域を前記複数個の
ＭＯＳＦＥＴで構成された回路ブロックの外周に沿って
配置したことを特徴とする半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the first semiconductor region of the first conductivity type is arranged along an outer periphery of a circuit block composed of the plurality of MOSFETs. Semiconductor integrated circuit device.
って、前記複数個のＭＯＳＦＥＴを並列に接続したこと
を特徴とする半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 2, wherein the plurality of MOSFETs are connected in parallel.
って、前記複数個のＭＯＳＦＥＴは、パワーデバイスの
出力段を構成していることを特徴とする半導体集積回路
装置。4. The semiconductor integrated circuit device according to claim 1, wherein the plurality of MOSFETs form an output stage of a power device.
って、前記複数個のＭＯＳＦＥＴは、ｎチャネル型ＭＩ
ＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴからなること
を特徴とする半導体集積回路装置。5. The semiconductor integrated circuit device according to claim 1, wherein the plurality of MOSFETs are n-channel MI.
A semiconductor integrated circuit device comprising an SFET and a p-channel type MISFET.
って、前記第１導電型の第２半導体領域は、素子分離用
の埋込み層であることを特徴とする半導体集積回路装
置。6. The semiconductor integrated circuit device according to claim 1, wherein the second semiconductor region of the first conductivity type is a buried layer for element isolation.
の内側に前記チャネル層と異なる導電型のソース領域を
形成し、前記半導体基板の主面に形成した前記チャネル
層と同じ導電型の第１半導体領域から前記チャネル層に
電位を供給する横型二重拡散構造のＭＯＳＦＥＴを複数
個備えた半導体集積回路装置の製造方法であって、
（ａ）第１または第２導電型の半導体基板の主面に第１
導電型埋込み層を形成した後、前記半導体基板上に第１
導電型エピタキシャル層を成長させる工程、（ｂ）前記
エピタキシャル層の第１領域の主面に、その底部が前記
埋込み層に接する第１導電型の第１半導体領域を形成す
る工程、（ｃ）前記エピタキシャル層の前記第１領域と
離間した第２領域の主面に複数個のＭＯＳＦＥＴのゲー
ト電極を形成した後、前記エピタキシャル層の前記第２
領域の主面に第１導電型の不純物をイオン打込みして、
前記複数個のＭＯＳＦＥＴの第１導電型チャネル層を形
成する工程、（ｄ）前記エピタキシャル層の前記第２領
域の主面に第２導電型の不純物をイオン打込みして、前
記複数個のＭＯＳＦＥＴのソース領域およびドレイン領
域を形成する工程、（ｅ）前記エピタキシャル層の上部
に堆積した導電膜をパターニングして、前記複数個のＭ
ＯＳＦＥＴのソース領域、ドレイン領域のそれぞれに接
続される電極および前記第１半導体領域に接続される電
極を形成する工程、を含むことを特徴とする半導体集積
回路装置の製造方法。7. A source region having a conductivity type different from that of the channel layer is formed inside a channel layer formed on the main surface of the semiconductor substrate, and a source region having the same conductivity type as the channel layer formed on the main surface of the semiconductor substrate is formed. A method of manufacturing a semiconductor integrated circuit device comprising a plurality of lateral double-diffused MOSFETs for supplying a potential from one semiconductor region to the channel layer,
(A) The first surface is formed on the main surface of the first or second conductivity type semiconductor substrate.
After forming the conductive type buried layer, a first layer is formed on the semiconductor substrate.
Growing a conductive type epitaxial layer, (b) forming a first conductive type first semiconductor region whose bottom is in contact with the buried layer on the main surface of the first region of the epitaxial layer, (c) After forming the gate electrodes of the plurality of MOSFETs on the main surface of the second region separated from the first region of the epitaxial layer, the second electrode of the epitaxial layer is formed.
Ion-implanting impurities of the first conductivity type into the main surface of the region,
Forming a first conductivity type channel layer of the plurality of MOSFETs, and (d) ion-implanting a second conductivity type impurity into the main surface of the second region of the epitaxial layer to form a plurality of MOSFETs of the plurality of MOSFETs. Forming a source region and a drain region; (e) patterning the conductive film deposited on the epitaxial layer to form the plurality of M
A method of manufacturing a semiconductor integrated circuit device, comprising: forming an electrode connected to each of a source region and a drain region of an OSFET; and an electrode connected to the first semiconductor region.
の内側に前記チャネル層と異なる導電型のソース領域を
形成し、前記半導体基板の主面に形成した前記チャネル
層と同じ導電型の第１半導体領域から前記チャネル層に
電位を供給する横型二重拡散構造のＭＯＳＦＥＴを複数
個備えた半導体集積回路装置の製造方法であって、
（ａ）第２導電型の半導体基板の主面に第２導電型埋込
み層を形成した後、前記半導体基板上に第１導電型エピ
タキシャル層を成長させる工程、（ｂ）前記エピタキシ
ャル層の第１領域の主面に、その底部が前記埋込み層に
接する第２導電型の第１半導体領域を形成する工程、
（ｃ）前記エピタキシャル層の前記第１領域と離間した
第２領域の主面に複数個のＭＯＳＦＥＴのゲート電極を
形成した後、前記エピタキシャル層の前記第２領域の主
面に第２導電型の不純物をイオン打込みして、前記複数
個のＭＯＳＦＥＴの第２導電型チャネル層を形成する工
程、（ｄ）前記エピタキシャル層の前記第２領域の主面
に第１導電型の不純物をイオン打込みして、前記複数個
のＭＯＳＦＥＴのソース領域およびドレイン領域を形成
する工程、（ｅ）前記エピタキシャル層の上部に堆積し
た導電膜をパターニングして、前記複数個のＭＯＳＦＥ
Ｔのソース領域、ドレイン領域のそれぞれに接続される
電極および前記第１半導体領域に接続される電極を形成
する工程、を含むことを特徴とする半導体集積回路装置
の製造方法。8. A source region having a conductivity type different from that of the channel layer is formed inside a channel layer formed on the main surface of the semiconductor substrate, and a source region having the same conductivity type as the channel layer formed on the main surface of the semiconductor substrate is formed. A method of manufacturing a semiconductor integrated circuit device comprising a plurality of lateral double-diffused MOSFETs for supplying a potential from one semiconductor region to the channel layer,
(A) a step of forming a second conductivity type buried layer on the main surface of the second conductivity type semiconductor substrate and then growing a first conductivity type epitaxial layer on the semiconductor substrate; (b) a first of the epitaxial layers Forming a second semiconductor region of the second conductivity type whose bottom is in contact with the buried layer on the main surface of the region;
(C) After forming the gate electrodes of a plurality of MOSFETs on the main surface of the second region of the epitaxial layer separated from the first region, the second conductivity type is formed on the main surface of the second region of the epitaxial layer. Ion-implanting impurities to form second-conductivity-type channel layers of the plurality of MOSFETs; (d) ion-implanting impurities of the first-conductivity-type into the main surface of the second region of the epitaxial layer. Forming a source region and a drain region of the plurality of MOSFETs, (e) patterning a conductive film deposited on the epitaxial layer to form the plurality of MOSFETs.
And a step of forming an electrode connected to each of the source region and the drain region of T and an electrode connected to the first semiconductor region.
装置の製造方法であって、前記チャネル層を形成するた
めの不純物のイオン打込みは、前記複数個のＭＯＳＦＥ
Ｔのゲート電極をマスクにして行うことを特徴とする半
導体集積回路装置の製造方法。9. The method of manufacturing a semiconductor integrated circuit device according to claim 7, wherein the ion implantation of impurities for forming the channel layer is performed by the plurality of MOSFEs.
A method of manufacturing a semiconductor integrated circuit device, wherein the gate electrode of T is used as a mask.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005955A JPH09199718A (en) | 1996-01-17 | 1996-01-17 | Semiconductor integrated circuit device and its fabrication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005955A JPH09199718A (en) | 1996-01-17 | 1996-01-17 | Semiconductor integrated circuit device and its fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199718A true JPH09199718A (en) | 1997-07-31 |
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ID=11625326
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8005955A Pending JPH09199718A (en) | 1996-01-17 | 1996-01-17 | Semiconductor integrated circuit device and its fabrication |
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| Country | Link |
|---|---|
| JP (1) | JPH09199718A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003067660A1 (en) * | 2002-02-07 | 2003-08-14 | Sony Corporation | Semiconductor device and its manufacturing method |
| JP2017168478A (en) * | 2016-03-14 | 2017-09-21 | セイコーエプソン株式会社 | Semiconductor device and method for manufacturing the same |
-
1996
- 1996-01-17 JP JP8005955A patent/JPH09199718A/en active Pending
Cited By (5)
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|---|---|---|---|---|
| WO2003067660A1 (en) * | 2002-02-07 | 2003-08-14 | Sony Corporation | Semiconductor device and its manufacturing method |
| US6903424B2 (en) | 2002-02-07 | 2005-06-07 | Sony Corporation | Semiconductor device and its manufacturing method |
| US7009259B2 (en) | 2002-02-07 | 2006-03-07 | Sony Corporation | Semiconductor device and method of fabricating same |
| US7015551B2 (en) | 2002-02-07 | 2006-03-21 | Sony Corporation | Semiconductor device and method of fabricating same |
| JP2017168478A (en) * | 2016-03-14 | 2017-09-21 | セイコーエプソン株式会社 | Semiconductor device and method for manufacturing the same |
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