KR970004108A - 필드 차단 격리부를 갖는 soi dram - Google Patents

필드 차단 격리부를 갖는 soi dram Download PDF

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Abstract

보디 접촉부와 필드 차단 격리부를 구비한 SOI 깊은 트렌치 DRAM이 인접한 깊은 트렌치 캐패시터 사이의 선정된 사이트에서 SOI 디바이스층과 절연층 아래의 매립된 도전성층 사이의 접촉을 이룬다. 매립된 층은 정공에 대해 더 나은 인력을 제공하기 위해 바이어스된다.

Description

필드 차단 격리부를 갖는 SOI DRAM
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도에서 제4도는 제조 공정의 여러 단계에서 인접한 깊은 트렌치 캐패시터 및 관련 보디 접촉부 및 필드 차단 격리부를 도시한 DRAM의 일부 영역 단면도.

Claims (16)

  1. 그 내에 트랜지스터 보디 접촉부를 갖는 메모리 어레이를 구비한 SOI DRAM을 형성하는 방법에 있어서, 반도체 기판, 상기 반도체 기판 상의 반도체 디바이스층 및 상기 반도체 기판과 상기 반도체 디바이스층 사이의 절연층을구비한 SOI 웨이퍼를 예비하는 단계, 상기 절연층 아래에 및 그 일부가 인접한 매립된 도전층을 형성하는 단계, 상기 메모리 어레이 내의 상기 반도체 기판과 접촉하는 캐패시터 세트를 형성하는 단계, 필드 차단부 상부 표면을 구비하고 상기메모리 어레이의 상기 디바이스층으로부터 격리된 필드 차단부를 형성하는 단계, 각각이 상기 필드 차단부 내에서 활동영역축을 구비한 평행 활동 영역 개구세트를 형성하는 단계, 트랜지스터 보디를 구비하고 상기 디바이스층 내 및 상기 활동 영역 개구 아래에 있는 트랜지스터 세트를 형성하는 단계, 상기 활동 영역 개구의 보디 접촉부 서브세트 내에서 상기디바이스층을 통해 상기 매립된 도전성층까지 아래로 연장하는 보디 접촉부 개구 세트를 형성하는 단계, 상기 보디 접촉부 서브세트 내에서 상기 매립된 도전성층 및 상기 디바이스층을 접속하여 상기 도전성 부재가 상기 트랜지스터의 보디및 상기 매립된 도전성층 사이에서 보디 접촉부를 형성하도록 하는 도전성 부재 세트를 형성하는 단계를 포함하는 것을특징으로 하는 SOI DRAM을 형성하는 방법.
  2. 제1항에 있어서, 상기 메모리 어레이 내에서 캐패시터 세트를 형성하는 상기 단계가 상기 디바이스층 및상기 절연층을 통해 깊은 트렌치 세트를 형성하여 상기 기판 내로 연장시키는 단계, 및 상기 깊은 트렌치 세트 내에 캐패시터 세트를 형성하는 단계를 포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  3. 제2항에 있어서 상기 트랜지스터 세트를 형성하는 단계가 상기 활동 영역 개구 세트 내에 도전성 게이트접촉부 세트를 형성하고 상기 필드. 차단부 상부 표면과 동일 평면에 있는 게이트 접촉부 상부 표면을 구비하는 단계를포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  4. 제3항에 있어서, 상기 게이트 접촉부 상부 표면 및 상기 필드 차단부 상부 표면 위에 증착되고 상기 활동영역 축에 수직한 축을 따라 다수의 상기 게이트 접촉부를 접속하는 워드 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  5. 제1항에 있어서, 개패시터 및 트랜지스터를 형성하는 상기 단계가 캐패시터 및 상기 캐패시터에 접촉된 트랜지스터를 각각이 내장한 최소한 두 개의 DRAM셀을 상기 활동 영역 개구 내에 형성하는 단계를 포함하고, 상기 캐패시터들은 상기 디바이스층의 보디 접촉부에 의해 상기 활동 영역축을 따라 분리된 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  6. 제5항에 있어서, 보디 접촉부 개구를 상기 보디 접촉부 서브세트에 형성하는 상기 단계가 상기 디바이스층의 상기 보디 접촉부 영역을 통해 자가 정렬된 보디 접촉부 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 SOIDRAM을 형성하는 방법.
  7. 제2항에 있어서, 캐패시터 및 트랜지스터를 형성하는 상기 단계가 캐패시터 및 상기 캐패시터에 접속된 트랜지스터를 각각이 내장한 최소한 두 개의 DRAM셀을 상기 활동 영역 개구 내에 형성하는 단계를 포함하고, 상기 캐패시터들은 상기 디바이스층의 보디 접촉부 영역에 의해 상기 활동 영역축을 따라 분리된 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  8. 제7항에 있어서, 상기 보디 접촉부 서브세트 내에 보디 접촉부 개구 세트를 형성하는 상기 단계가 상기 디바이스층의 상기 보디 접촉부 영역을 통해 자가 정렬된 보디 접촉부 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  9. 제1트랜지스터 극성을 내장한 메모리 어레이 및 상기 제1 트랜지스터 극성부와 제1 극성부의 대향한 제2트랜지스터 극성부를 내장하고 상기 어레이내의 상기 제1의 트랜지스터 극성부들이 보디 접촉부를 갖는 CMOS지지 회로를구비한 SOI DRAM을 형성하는 방법에 있어서, 반도체 기판, 상기 반도체 기판 상의 반도체 디바이스층 및 상기 반도체 기판과 상기 반도체 디바이스층 사이의 절연층을 구비한 SOI 웨이퍼를 예비하는 단계, 상기 메모리 어레이 내에 상기 반도체 기판과 접촉하는 캐패시터 세트를 형성하는 단계, 상기 어레이 외부의 제1 게이트 폴리층 및 필드 차단부 상부 표면을구비하고 상기 메모리 어레이의 상기 디바이스층으로부터 격리된 필드 차단부를 동시에 형성하는 단계, 상기 필드 차단부내에 각각이 활동 영역축을 구비한 평행 활동 영역 개구세트를 형성하는 단계, 상기 디바이스층 내 및 상기 활동 영역개구 아래에서 상기 제1 극성을 갖는 제1 트랜지스터 세트 및 상기 지지 회로의 상기 디바이스층 내에서 상기 제1 극성을갖는 제2 트랜지스터 세트를 동시에 형성하는 단계, 상기 활동 영역 개구의 보디 접촉부 서브세트 내에 상기 디바이스층을 통해 상기 매립된 도전성층까지 아래로 연장하는 보디 접촉부 개구 세트를 형성하는 단계, 및 상기 보디 접촉부 서브세트 내에서 상기 매립된 도전성층 및 상기 디바이스 층을 접속하는 도전성 부재 어레이 세트를 형성하여, 상기 도전성부재 세트의 도전성 부재가 상기 제1 극성 트랜지스터의 트랜지스터 보디 세트와 상기 매립된 도전성층 사이에 보디 접촉부를 형성하는 단계를 포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법,
  10. 제9항에 있어서, 상기 메모리 어레이 내에서 캐패시터 세트를 형성하는 상기 단계가, 상기 디바이스층 및상기 절연층을 통해 깊은 트렌치 세트를 형성하여 상기 기판 내로 연장시키는 단계, 및 상기 깊은 트렌치 세트 내에 캐패시터 세트를 형성하는 단계를 포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  11. 제10항에 있어서, 트랜지스터 세트를 형성하는 상기 단계가 상기 어레이 내부 및 외부에서 제1 게이트 도전층을 피착하고 상기 활동 영역 개구 세트 내의 상기 제1 게이트 도전층으로부터 도전성 게이트 접촉부 세트를 형성하고상기 필드 차단 상부 표면과 상기 어레이 외부의 제1 게이트 접촉부 도전층 상부 표면과 동일 평면에 있는 게이트 접촉부상부 표면을 구비하는 단계를 포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  12. 제11항에 있어서, 상기 어레이 내부 및 외부에서 제2 게이트 도전층을 피착하여 상기 어레이 외부에서 복합 게이트 도전층을 형성하는 단계, 상기 게이트 접촉부 상부 표면 및 상기 어레이 내의 상기 필드 차단부 상부 표면 위에 피착되고 상기 어레이 내의 상기 활동 영역 축에 수직한 축을 따라 상기 다수의 게이트 접촉부를 접속하는 워드 라인을 형성하기 위해 상기 제2 게이트 도전층을 패턴화하는 단계, 및 상기 어레이 외부에서 트랜지스터 게이트를 형성하기위해 복합 게이트 도전층을 패턴화하는 단계를 더 포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  13. 제9항에 있어서, 캐패시터 및 트랜지스터를 형성하는 상기 단계가 캐패시터 및 상기 캐패시터에 접속된트랜지스터를 각각이 내장한 최소한 두 개의 DRAM셀을 상기 활동 영역 축을 따라 상기 활동 영역 개구 내에 형성하는 단계를 포함하고, 상기 캐패시터들이 상기 디바이스층의 보디 접촉부 영역에 의해 상기 활동 영역축을 따라 분리된 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  14. 제13항에 있어서, 상기 보디 접촉부 서브세트 내에 보디 접촉부 개구 세트를 형성하는 상기 단계가 상기디바이스층의 상기 보디 접촉부 영역을 통해 자가 정렬된 보디 접촉부 개구를 형성하는 단계를 포함하는 것을 특징으로하는 SOI DRAM을 형성하는 방법.
  15. 제10항에 있어서, 캐패시터 및 트랜지스터를 형성하는 상기 단계가 캐패시터 및 상기 캐패시터에 접촉된트랜지스터를 각각이 내장한 최소한 두 개의 DRAM셀을 상기 활동 영역 축을 따라 상기 활동 영역 개구 내에 형성하고, 상기 캐패시터들이 상기 디바이스층의 보디 접촉부 영역에 의해 상기 활동 영역 축을 따라 분리된 것을 특징으로 하는 SOIDRAM을 형성하는 방법.
  16. 제15항에 있어서, 상기 보디 접촉부 서브세트 내에 보디 접촉부 개구 세트를 형성하는 상기 단계가 상기디바이스층의 상기 보디 접촉부를 통해 자가 정렬된 보디 접촉부 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 SOI DRAM을 형성 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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