Claims (13)
셀 블럭 및 비트라인 감지 증폭기 사이에 접속되어 상기 감지 증폭기가 센싱할때 선택되지 않은 상기 셀 블럭과의 데이타 전송을 차단시키는 제1, 제2비트라인 분리 수단을 포함하는 반도체 기억장치의 비트라인 분리신호 발생장치에 있어서, 상기 셀 블럭을 선택하는 두개의 로오 어드레스 신호를 각각 입력하는 제1, 제2입력단자와, 상기 제1, 제2비트라인 분리 수단의 동작을 제어하는 제어 신호를 출력하는 제1, 제2출력단자와, 상기 제1, 제2출력단자 및 프리차지 전압 사이에 접속 되며 상기 제1, 제2출력단자의 전위를 상기 프리차지 전압으로 프리차지 시키기 위한 제1, 제2스위치 수단과, 상기 제1출력단자 및 제2출력단자 사이에 접속되며 상기 제1 및 제2출력단자의 전위를 상기 프리차지 전압으로 프리차지 시키기 위한 제3스위치 수단과 상기 제1, 제2입력단자로부터의 입력신호를 입력하여 제1논리의 신호를 상기 제1 내지 제3스위치 수단으로 출력하는 제1제어 수단과, 상기 제1, 제2입력단자로부터의 입력신호 및 상기 제1제어 수단으로부터의 출력신호를 입력하여 제2논리의 신호를 상기 제1, 제2출력단자로 각각 출력하는 제2제어 수단을 구비하는 것을 특징으로 하는 비트라인 분리신호 발생장치.Bit line separation in a semiconductor memory device including first and second bit line separation means connected between a cell block and a bit line sense amplifier to block data transmission from the cell block which is not selected when the sense amplifier senses. A signal generator, comprising: first and second input terminals for inputting two row address signals for selecting the cell block, and a control signal for controlling the operation of the first and second bit line separation means; First and second output terminals connected to the first and second output terminals and the first and second output terminals and the precharge voltage to precharge the potential of the first and second output terminals to the precharge voltage. A third switch means connected between the switch means and the first output terminal and the second output terminal and configured to precharge the potential of the first and second output terminals to the precharge voltage; First control means for inputting an input signal from a second input terminal to output a first logic signal to said first to third switch means, an input signal from said first and second input terminals, and said first control And second control means for inputting an output signal from the means and outputting a second logic signal to the first and second output terminals, respectively.
제1항에 있어서, 상기 제1, 제2비트라인 분리 수단이 MOS 트랜지스터로 구성된 것을 특징으로 하는 비트라인 분리신호 발생장치.2. The bit line separation signal generator according to claim 1, wherein said first and second bit line separation means comprise MOS transistors.
제1항에 있어서, 상기 제1, 제2비트라인 분리 수단이 NMOS 트랜지스터로 구성된 것을 특징으로 하는 비트라인 분리신호 발생장치.2. The bit line separation signal generator according to claim 1, wherein said first and second bit line separation means comprise NMOS transistors.
제1항에 있어서, 상기 제1 내지 제3스위치 수단이 MOS 트랜지스터로 이루어진 것을 특징으로 하는 비트라인 분리신호 발생장치.2. The bit line isolation signal generator of claim 1, wherein the first to third switch means comprise MOS transistors.
제1항에 있어서, 상기 제1 내지 제3스위치 수단이 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 비트라인 분리신호 발생장치.2. The bit line isolation signal generator of claim 1, wherein the first to third switch means comprise NMOS transistors.
제1항에 있어서, 상기 제1논리는, 상기 제1, 제2입력단자로부터의 입력신호가 모두 로우일때 상기 제1 내지 제3스위치 수단으로 하이 논리의 신호를 전달하는 것을 특징으로 하는 비트라인 분리신호 발생장치.The bit line of claim 1, wherein the first logic transfers a high logic signal to the first to third switch means when the input signals from the first and second input terminals are all low. Separate signal generator.
제1항에 있어서, 상기 제2논리는, 상기 제2제어 수단으로부터의 출력된 신호가 로우일때 상기 제1, 제2입력단자로부터 입력된 신호에 의해 제3논리의 신호를 각각 제1, 제2출력단자로 출력하는 것을 특징으로 하는 비트라인 분리신호 발생장치.The second logic of claim 1, wherein when the signal output from the second control means is low, a third logic signal is generated by a signal input from the first and second input terminals, respectively. Bit line separation signal generator characterized in that the output to the two output terminals.
제7항에 있어서, 상기 제1입력단자로부터 입력된 신호가 하이이고, 상기 제1입력단자로부터의 입력된 신호가 로우일때, 상기 출력단자로 '하이'논리의 신호를 출력하는 것을 특징으로 하는 비트라인 분리신호 발생장치.10. The method of claim 7, wherein when the signal input from the first input terminal is high and the signal input from the first input terminal is low, a 'high' logic signal is output to the output terminal. Bit line separation signal generator.
셀 블럭 및 비트라인 감지 증폭기 사이에 접속되어 상기 감지 증폭기가 센싱할때 선택되지 않은 상기 셀 블럭과의 데이타 전송을 차단시키는 제1, 제2비트라인 분리 수단을 포함하는 반도체 기억장치의 비트라인 분리신호 발생장치에 있어서, 상기 셀 블럭을 선택하는 두개의 로오 어드레스 신호를 각각 입력하는 제1, 제2입력단자와, 상기 제1, 제2비트라인 분리 수단의 동작을 제어하는 제어 신호를 출력하는 제1, 제2출력단자와,상기 제1, 제2출력단자 및 프리차지 전압 사이에 접속 되며 상기 제1, 제2출력단자의 전위를 상기 프리차지 전압으로 프리차지 시키기 위한 제1, 제2스위치 수단과, 상기 제1출력단자 및 제2출력단자 사이에 접속되며 상기 제1 및 제2출력단자의 전위를 상기 프리차지 전압으로 프리차지 시키기 위한 제3스위치 수단과, 상기 제1, 제2입력단자로부터의 입력신호를 입력하여 제1논리의 신호를 출력하기 위한 제1제어 수단과, 상기 제1제어 수단으로부터의 출력신호를 입력하여 제2논리의 신호를 상기 제1 내지 제3스위치 수단으로 출력하기 위한 제2제어 수단과, 상기 제1, 제2입력단자로부터의 입력신호 및 상기 제2제어 수단으로부터의 출력신호를 입력으로 하여 제3논리의 신호를 상기 제1, 제2출력단자로 각각 출력하는 제3제어수단을 구비하는 것을 특징으로 하는 비트라인 분리신호 발생장치.Bit line separation in a semiconductor memory device including first and second bit line separation means connected between a cell block and a bit line sense amplifier to block data transmission from the cell block which is not selected when the sense amplifier senses. A signal generator, comprising: first and second input terminals for inputting two row address signals for selecting the cell block, and a control signal for controlling the operation of the first and second bit line separation means; First and second output terminals and first and second output terminals connected between the first and second output terminals and a precharge voltage to precharge the potential of the first and second output terminals to the precharge voltage. A third switch means connected between the switch means and the first output terminal and the second output terminal to precharge the potential of the first and second output terminals to the precharge voltage; A first control means for inputting an input signal from a second input terminal to output a first logic signal, and an output signal from the first control means to input a second logic signal to the first to third switches; Second control means for outputting by means, an input signal from the first and second input terminals, and an output signal from the second control means as inputs, and output a third logic signal to the first and second outputs. And a third control means for outputting each to a terminal.
제9항에 있어서, 상기 제1논리는, 상기 제1, 제2입력단자로부터의 입력신호가 모두 로우일때 하이를 출력하는 것을 특징으로 하는 비트라인 분리신호 발생장치.10. The apparatus of claim 9, wherein the first logic outputs a high signal when both input signals from the first and second input terminals are low.
제9항에 있어서, 상기 제2논리는, 상기 제1제어수단으로부터의 출력신호에 반전되는 신호를 출력하는 것을 특징으로 하는 비트라인 분리신호 발생장치.10. The apparatus according to claim 9, wherein said second logic outputs a signal inverted to an output signal from said first control means.
제9항에 있어서, 상기 제3논리는, 상기 제3제어수단으로부터의 출력된 신호가 로우일때 상기 제1, 제2입력단자로부터 입력된 신호에 의해 제4논리의 신호를 각각 제1, 제2출력단자로 출력하는 것을 특징으로 하는 비트라인 분리신호 발생장치.10. The method according to claim 9, wherein the third logic comprises: first and second signals of the fourth logic by signals input from the first and second input terminals when the signal output from the third control means is low; Bit line separation signal generator characterized in that the output to the two output terminals.
제12항에 있어서, 상기 제4논리는, 상기 제1입력단자로부터 입력된 신호가 하이이고, 상기 제2입력단자로부터 입력된 신호가 로우일때, 상기 출력단자로 '하이'논리의 신호를 출력하는 것을 특징으로 하는 비트라인 분리신호 발생장치.The logic of claim 12, wherein the fourth logic outputs a 'high' logic signal to the output terminal when the signal input from the first input terminal is high and the signal input from the second input terminal is low. Bit line separation signal generator characterized in that the.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.