JPH10509819A - インターリーブされるキャッシュメモリアレイのインデッキシングとマルチプレキシング - Google Patents

Abstract

(57)【要約】 ＣＰＵ（100）において、指令とデータをストアするキャッシュメモリアレイ(610)が使用される。インターリーブする２つのロジカルメモリアレイ（459a,459b）を使用して、メインメモリへのアクセス数を効果的に削減してキャッシュメモリ内のハイヒットレートが達成される。マルチプレクスサーキット（たとえば740）はアレイをより高密度であると共に、センスアンプを少ない個数で達成させる。

Description

【発明の詳細な説明】 インターリーブされるキャッシュメモリアレイのインデッキシングとマルチプレ キシング 発明の背景 本発明は、一般にコンピュータに関し、特に、キャッシュメモリに関する。コ ンピュータの発端以来、ＣＰＵ設計者は、コストの有効な手法で高速、かつ高性 能のプロセッサーを設計することを余儀なくされてきた。例えば、特別なＣＰＵ の高速バージョンが入手できるようになるにつれ、設計者は、ＣＰＵの処理量を 改良する、簡単でかつコストの有効な手段として、ＣＰＵのクロック周波数をた びたび増加させることがある。 ある時点以降、システムのメインメモリ（入力／出力）のスピードは、ＣＰＵ がどれくらい速く動作することができるのか、ということについての限界要因と なる。ＣＰＵの動作スピードがメインメモリの動作要求を超えるとき、ＣＰＵは 、メモリがキャッチアップできるように１つあるいはそれ以上の待ち状態を発し なければならない。しかしながら、待ち状態は、ＣＰＵの性能上に有害な影響を もつ。ある例では、１つの待ち状態は、ＣＰＵの性能を約２０ー３０％減少させ 得る。 待ち状態は、より高速のメモリを使用することによって除去することが可能で あるけれども、それは、非常に高価であり、非実用的かもしれない。典型的に、 高速メモリチップの価格とその次の最高速グレードのものとの差は、５０ー１０ ０％の範囲で変化し得る。このため、コストは、特に、大きなメモリを必要とす るシステムにとっては、非常に高くなり得る。 コストの有効な解決策は、種々のスピードとサイズの多重レベルのメモリから 成る階層的なメモリを有するＣＰＵを提供することであった。もっとも速いメモ リは、低速のメモリよりもビット当たりの単価が高いため、それらは、一般に小 さなサイズになる。このような小さなメモリは、キャッシュとして引用され、マ イクロプロセッサーに近接して配置されるか、あるいはマイクロプロセッサーと 同一チップ内に集積される。 概念的に、メモリコントローラは、プロセッサーによって現在使用される命令 とデータを取り出し、キャッシュに供給する。プロセッサーは、命令やデータを フェッチするとき、最初にキャッシュをチェックする。制御論理は、要求された 情報がキャッシュに蓄積されている（キャッシュヒット）かどうかを決定する。 もし、キャッシュヒットが生じれば、ＣＰＵは、メインメモリに対してアクセス する必要はない。制御論理は、要求されたデータがキャッシュにあるかどうかを 決定するために貴重なサイクルを使用する。しかしながら、メインメモリへのア クセスが非常に遅いので、このようなコストは受け入れられることができる。 キャッシュヒット率が高ければ高いほど、ＣＰＵは、その処理を速く行うこと ができることが理解される。キャッシュが大きければ大きいほど、より多くのデ ータを蓄積でき、したがって、ヒットの可能性もより高くなることは明らかであ る。しかしながら、実際の世界では、マイクロプロセッサーの設計者は、ダイ上 の限られた利用空間という事実のために、サイズの制約に常に直面している。よ り大きなダイサイズを使用すれば、効果的ではあるけれども、ダイサイズの増加 に伴いコストが増加するため、実用的ではない。さらに、性能を低減させること なくキャッシュサイズを縮小することは、設計者に、ＣＰＵの他の機能ユニット の性能を改善させる。 このため、最小限サイクル数を用いてヒットが生じたかどうかを決定すること が可能な、かつチップ上で必要とされるスペースを縮小させつつも、高いヒット 率を決定することが可能なキャッシュを設計することが必要である。 発明の概要 本発明は、コンピュータシステムにおいてキャッシュメモリを実行するための 非常に有能なメカニズムを提供する。このメカニズムは、キャッシュメモリが、 高いヒット率、高速アクセス時間、低いレイテンシイ（ｌａｔｅｎｃｙ）、およ び縮小された物理的サイズを持つことを可能にする。 ある実施形態では、本発明は、レイテンシイを減少させるために、トランスレ ーションルックサイドバッファ（ＴＬＢ）と並列に動作するキャッシュを提供す る。キャッシュは、共にインターリーブ（ｉｎｔｅｒｌｅａｖｅ）される２つの ２−ウエイセットアソシエイテブアレイを含む。それぞれの２−ウエイセット アソシエイテブアレイは、２つのアレイを含み、各々は、それぞれタグとデータ に関する。４つの独立に動作するキャッシュアレイを持つことによって、４つの 命令までは、同時に動作することができる。 各データアレイのビットは、２つの別々のアクセスパターンを許可するために インターリーブされる。例えば、キャッシュがロードされるか、あるいはコピー バックされるとき、同一ブロック内の２つのダブルワードが同時にアクセスされ る。キャッシュが読み出されるとき、同一のダブルワード位置は、セットを有す る双方のブロックから同時に読み出される。さらに、マルチプレクサを使用する ことによって、読み書きするためのセンスアンプ数が減少され、これによって、 ダイ上の貴重なスペースをかなり節約することができる。 本発明の本質及び効果は、以下の詳細な説明および図面への参照をもって理解 することが できる。 図面の簡単な説明 図１は、スーパースカラープロセッサーの機能ブロック図を示し、 図２は、ロード／ストアユニットの機能ブロック図を示し、 図３は、キャッシュバンクのブロック図を示し、 図４は、キャッシュデータアレイと制御論理（コントロールロジック）のブロッ ク図を示し、 図５は、キャッシュデータアレイの各バンク内のブロック組織を示し、 図６は、キャッシュ制御論理の論理図を示し、 図７は、キャッシュの２つのバンク間の接続を示し、 図８は、キャッシュタグメモリと制御論理のブロック図を示し、 図１０は、タグのビットフィールドを示し、 図１１ａ−１１ｂは、タグチェック論理を示し、 図１２は、キャッシュヒットパルスを発生するための論理図を示し、 図１３は、キャッシュタグアレイのためのローデコーダのブロック図を示す。 好ましい実施形態の詳細な説明 内容 Ｉ．スーパースカラープロセッサーアーキテクチャ Ａ．スーパースカラープロセッサーの概観 Ｂ．動作 II．ロード／ストアユニット Ａ．ロード／ストアユニットの概観 III．データキャッシュ Ａ．データキャッシュの概観 Ｂ．データアレイ １．データアレイ組織 ２．データアレイ制御論理 Ｃ．タグアレイ １．タグアレイ組織 ２．タグアレイ制御論理 Ｄ．キャッシュインターフェース Ｉ．スーパースカラープロセッサーアーキテクチャ 図１は、本発明に従い動作し、組み込まれた冗長マッピングメカニズムを含む スーパースカラープロセッサ１００の機能ブロック図を示す。以下に説明される ように、この冗長マッピングメカニズムは、ブランチの誤った予測からの効果的 な復旧を可能にする。プロセッサー１００は、一般に、カリフォルニアのマウン テンヴュー、シリコングラッフィクス社によって開発されたスーパースカラープ ロセッサーＲ１００００を表し、これは、本発明の冗長マッピングメカニズムに ついての１つの適用例だけを提供する。 Ａ．スーパースカラープロセッサーの概観 スーパースカラープロセッサーは、１命令以上のフェッチと実行を並列に行うこ とができる。プロセッサー１００は、１サイクルにつき４命令をフェッチしデコ ードする。各デコードされた命令は、３つの命令キュー（待ち）の１つに付加さ れる。これらのキューは、５つの実行パイプラインの各々に対してサイクル毎に 新しい命令を発することができる。 図１のブロック図は、命令パイプラインのステージを示すように配置され、種 々のプロセッサーの要素間の機能的な相互接続を示す。一般に、命令フェッチと デコードは、ステージ１と２において実行され、命令は、ステージ３の種々のキ ュー（待ち）から発せられ、命令の実行は、ステージ４−７において実行される 。 図１を参照すると、一次命令キャッシュ１０２は、１サイクルにつき４つの連 続する命令を読み出し、キャッシュブロック内のワード境界から開始する。ブラ ンチターゲットキャッシュ１０４、命令レジスタ１０６、命令デコード、及び従 属論理２００は、発せられた命令の部分を、浮動小数点（フローテイングポイン ト）マッピングテーブル２０４（６ビット単位で３２ワードのＲＡＭ）か、ある いは整数マッピングテーブル２０６（６ビット単位で３３ワードのＲＡＭ）に運 ぶ。これらのテーブルは、以下に述べられる、“レジスターリネイミング（ｒｅ ｎａｉｍｉｎｇ）”動作を実行し、これは、命令実行中の値を保持するために、 命令で識別された論理レジスタを物理レジスタ位置にリネイミングする。冗長マ ッピングメカニズムは、本発明に従いこれらのテーブルに組み込まれ、ブランチ の誤った予測から効果的な復旧を容易にする。マッピングテーブル２０４と２０ ６は、浮動小数点フリーリスト２０８（６ビット単位で３２ワード）と、整数フ リーリスト２１０（６ビット単位で３２ワード）とからもそれぞれ入力を受取る 。双方のマッピングテーブルの出力は、順番にフリーリスト２０８と２１０の入 力を供給するアクテイブリスト２１２に供給される。 ブランチユニット２１４はまた、図１に示されるように、命令レジスタ１０６ から情報を受取る。このユニットは、１サイクルにつき１ブランチ以上の処理を しない。ブランチユニットは、各条件付ブランチ毎に１エントリを含むブランチ スタック２１６を含む。以下に述べるように、プロセッサー１００は、最もあり そうな通路を予測し、かつその通路に沿って命令をデコードすることにより推論 的に条件付ブランチを実行することができる。予測は、条件が既知となるときに 確かめられる。もし、正しい通路が取られるならば、処理はその通路に沿って継 続する。さもなくば、決定は反転されなければならず、すべての推論的にデコー ドされた命令は、中断される必要があり、プログラムカウンタとマッピングハー ドウエアを元に戻さなければならない。 再び図１を参照すると、マッピングテーブル２０４と２０６は、３つの通常の パイプラインをサポートし、これらは５命令ユニットを含む。浮動小数点パイプ ラインは、浮動小数点マッピングテーブル２０４に結合される。浮動小数点パイ プラインは、６４ロケーションの浮動小数点レジスタファイル３０２と連絡する １６エントリ命令キュー３００を含む。レジスタファイル３０２と命令キュー３ ００は、並列乗算ユニット４００と加算器４０４（浮動小数点ブランチ予測を確 かめるために比較処理を他のもの中で実行する）に供給する。乗算ユニット４０ ０はまた、除算ユニット４０８と平方根ユニット４１０に入力を提供する。 第２に、整数パイプラインは、整数マッピングテーブル２０６に結合される。 整数パイプラインは、６４ロケーションの整数レジスタファイル３０６と連絡す る１６エントリ整数命令キュー３０４を含む。レジスタファイル３０６と命令キ ュー３０４は、演算論理ユニット（“ＡＬＵ”）ＡＬＵ♯１ ４１２（ＡＬＵ、 シフター及び整数ブランチ比較器を含む）と、ＡＬＵ＃２ ４１４（ＡＬＵ、整 数乗算器及び除算器を含む）に供給する。 第３に、ロード／ストアパイプライン（あるいはロード／ストアユニット）４ １６は、整数マッピングテーブル２０６に結合される。このパイプラインは、レ ジスタファイル３０６と連絡する１６エントリアドレスキュー３０８を含む。ア ドレスキュー３０８は、メモリアクセス命令のメモリ従属を追跡する能力を有す るスーパースカラープロセッサーであることが好ましい。２−ウエイセットアソ シエイテブデータキャッシュのアクセスでは、アドレスキュー３０８は、不必要 なキャッシュスラッシングを防ぐために、アクセスの従属を同一キャッシュセッ トに負わせる。 特に、アドレスキュー３０８は、順番以外で実行されるかもしれないメモリア クセス命令のメモリ従属を追跡するための、非常に効果的な装置である。この装 置もまた、不必要なキャッシュスラッシングを防ぐために、メモリキャッシュセ ットの部分の特別な識別を提供する。 アドレスキュー３０８は、セットアソシエイテブデータキャッシュをアクセス するのに使用される複数のエントリを保持する。このキュー３０８は、比較回路 、ＲＡＭセルからなる第１のマトリックス、及びＲＡＭセルからなる第２のマト リックスを含む。比較回路は、新しいキューエントリから抽出された新規に計算 された一部のアドレスを、前のいくつかのエントリの１つから抽出された以前に 計算された一部のアドレスと比較する。ＲＡＭセルからなる第１のマトリックス は、新しいキューエントリによって使用されたキャッシュセットを使用するキュ ーの以前のエントリのすべてを追跡する。ＲＡＭセルからなる第２のマトリック スは、次のロード命令によってアクセスされたデータキャッシュのデータの部分 を蓄積するストア命令であるキューエントリを追跡する。アドレスキュー３０８ は、許可されたアクセスのタイプ、つまりランダムかシーケンシャルかを識別す るために、キャッシュに蓄積されたブロックに、状態ビットを割り当てることが できる。 レジスタファイル３０６とアドレスキュー３０８は、アドレススタック４２０ に仮想アドレスエントリを順番に提供する整数アドレス計算ユニット４１８に供 給する。これらの仮想アドレスは、ジョイントトランスレーションルックサイド バッファ（Joint Translation Lookaside Buffer：ＪＴＬＢ）で物理アドレスに 変換され、データキャッシュ４２４をアクセスするために使用される。 ＪＴＬＢ４２２は、矛盾する仮想アドレスがそこに蓄積されるのを防ぎ、かつ 検出するためのトランスレーションバッファである。ＪＴＬＢ４２２は、仮想メ モリアドレスを物理アドレスに変換するための非常に効果的なメカニズムである 。ＪＴＬＢ４２２は、トランスレーションバッファをシャットダウンやリセット することなしに、同一の仮想ページアドレスがトランスレーションバッファ内に 蓄積されることを、正確に防止する。ＪＴＬＢ４２２は、第１の物理ページ値を 蓄積するための第１のレジスタと、第２の物理ページ値を蓄積するための第２ のレジスタと、ページサイズを表す値を蓄積するための第３のレジスタと、第１ 及び第２のレジスタに蓄積された値に対応する仮想アドレスを蓄積するための第 ４のレジスタと、現在の仮想アドレスを第３のレジスタの値と比較するための比 較器とを含む。比較器は、比較された値が等しいかどうかの信号を発生する。こ の信号によって、第１か第２のレジスタのいずれかが読み出される。 データキャッシュ４２４へのデータ入力及びそこからの出力は、ストアアライ ナー４３０とロードアライナー４２８をそれぞれ通過する。アドレススタック４ ２０とデータキャッシュ４２４は、外部のハードウエアコントローラとインター フェース４３４と連絡する。さらに、データキャッシュ４２４とコントローラ／ インターフェース４３４は、二次キャッシュ４３２と連絡する。 Ｂ．動作 プロセッサー１００は、５つの機能ユニットにおいて命令実行をオーバーラッ プさせる多重実行のパイプラインを使用する。上述したように、これらのユニッ トは、２つの整数ＡＬＵ４１２、４１４、ロード／ストアユニット４１６、浮動 小数点加算器４０４、及び浮動小数点乗算器４００を含む。各関連されたパイプ ラインは、命令を発するステージ、レジスタオペランドを読み取るステージ、命 令を実行するステージ、及び結果を蓄積するステージを含む。また、３つの“反 復”ユニット（すなわち、ＡＬＵ＃２ ４１４、浮動小数点除算ユニット４０８ 、及び浮動小数点平方根ユニット４１０）があり、これらはより複雑な結果を計 算する。 レジスタファイル３０２と３０６は、プロセッサー１００の機能ユニットをビ ジーに保つための多重の読み書きポートを持たねばならない。整数レジスタファ イル３０６は、７つの読み取りポートと３つの書込みポートを有し、浮動小数点 レジスタファイル３０２は、５つの読み取りポートと３つの書込みポートを有す る。整数及び浮動小数点のパイプラインはそれぞれ、２つの設けられたオペラン ドポートと、１つの設けられた結果ポートを適切なレジスタファイル内において 使用する。ロード／ストアユニット４１６は、アドレス計算のために２つの設け られた整数オペランドポートを使用する。ロード／ストアユニットはまた、２つ のレジスタファイルにおいて共有された書込みポートと共有された読み出しポー トを介して、整数値か浮動小数点値かのいずれかをロードし、あるいは蓄積する 。これらの共有されたポートはまた、整数レジスタファイルと浮動小数点レジス タファイル間でデータを移動させるために使用される。 パイプラインでは、各命令の実行は、より簡単な動作の連続に分割される。各 動作は、ステージと呼ばれる個々のハードウエア部分によって行われる。各ステ ージは、その結果を次のステージへ渡す。通常、各命令は、各ステージの単一サ イクルのみを要求し、各ステージは、前の命令が後のステージによって完了され ている間に、新しい命令を開始することができる。このため、新しい命令が、各 サイクル間でしばしば開始可能である。 パイプラインは、命令が実行される速度を大幅に改良する。しかしながら、パ イプラインの効果的な使用は、いくつかの命令が並列に実行されることを要求す る。各命令結果は、命令がパイプラインに入った後の数サイクル間利用すること ができない。このため、新しい命令は、まだパイプラインの中にある命令結果に 依存しなくてもよい。 プロセッサー１００は、オリジナルのプログラム順で命令をフェッチし、デコ ードするが、これらの命令を順番以外で実行し、完了するかもしれない。一旦完 了すると、命令は、オリジナルのプログラムの順序で、“グラジュエイト（グラ ジュエイト）、ｇｒａｄｕａｔｅ”される。フェッチ命令は、図１に示すように 、命令キャッシュから命令を読み出すことによって実行される。命令デコード動 作は、従属チェックとレジスタのリネイミング（以下に説明）を含み、これらは 、命令デコード及び従属ロジック２００と、マッピングテーブル２０４か２０６ によってそれぞれ行われる。上記のように識別された実行ユニットは、命令のオ ペランドからの演算結果を計算する。結果が計算されてレジスタファイル３０２ か３０６によって識別された一時レジスタに蓄積されたとき、実行は完了される 。最終的に、グラジュエイト（グラジュエイト）は、新しい固定値としてこの一 時的な結果を引き渡す。 命令は、その命令とすべての前の命令が首尾よく完了されたときのみ、グラジ ュエイトすることができる。命令がグラジュエイトされるまで、命令は中断する ことが可能であり、すべての前のレジスタとメモリ値が、例外を伴う正確な状態 にリストア（復元）されることが可能である。この状態は、次の命令に割り当て られた一時的な物理レジスタを“アンーネイミング（ｕｎｎａｍｉｎｇ）”する ことによってリストアされる。レジスタは、古いデステイネーションレジスタを 関連されたマッピングテーブルに書き込み、かつ新しいデステイネーションレジ スタをフリーリストに戻すことによって、無名(unmamed)にされる。リネイミン グ(renaming)は、逆のプログラム順で行われ、最終的に論理レジスタが一度以上 使用された。リネイミングの後、レジスタファイル３０２と３０６は、その例外 より前の命令によって生成された固定値のみを含む。しかしながら、命令がグラ ジュエイトされると、すべての前の値は失われる。 アクテイブリスト２１２は、プログラム順の”アクテイブ”命令のリストであ る。これは、命令が完了されたとか、あるいは例外を検出したというような状態 を記録する。命令は、命令がデコードされたとき、その底部に付加される。完了 された命令は、それがグラジュエイトするときに、その上部から除去される。 II．ロード／ストアユニット Ａ．ロード／ストアユニット概観 マイクロプロセッサーは、整数及び浮動小数点のレジスタ値をそれぞれ蓄積す るために、レジスタファイル３０６と３０２を使用する。各ファイルの幅は、そ れ自体マイクロプロセッサーのデータパスの幅と等しい。物理レジスタは、完了 されたけれども未だグラジュエイトされていない命令についての仮の結果を蓄積 するためにも使用されるので、レジスタファイル３０２と３０６は、論理レジス タよりも多くの物理レジスタを含むべきである。ある実施例では、レジスタファ イルは、６４の物理レジスタを含み、これは、論理レジスタ数の２倍である。多 重の読み書きポートが、各レジスタファイルに提供され、これによって、データ がマイクロプロセッサの種々の機能ユニットから並列に読み書きできるようにな る。 一次命令キャッシュ１０２、データキャッシュ４２４、及びブランチスタック ２１６は、データパスによって相互に接続される。必要な配線を最小限にするた めに、機能ユニットはデータパスを共用する。データパスの共用は、バスコンテ ンション（競合）を生じさせる。この問題は、機能ユニットを相互接続するべき ２相のマルチプレクスされた単方向データパスを使用することによって軽減され る。 ロード／ストアユニット４１６は、例えば、ロード、ストア（蓄積）、プリフ ェッチ及びキャッシュ命令のような、マイクロプロセッサーのレジスタファイル と、データキャッシュ４２４と、メインメモリとの間のデータ転送命令を容易に する。 通常、メインメモリは、データキャッシュ４２４を介してアクセスされる。デ ータキャッシュは、最近使用されたデータをローカルな高速バッファメモリに保 持することによってメモリ性能を非常に改良する。マイクロプロセッサー１００ は、データキャッシュを増大するための２次キャッシュを含む。スペースの利用 可能性に依存して、二次キャッシュ４３２は、個別のチップとして実行すること ができる。 すべての“キャッシュされる”動作は、最初にデータキャッシュ４２４をアク セスする。もし、データがそこに存在していれば（“キャッシュヒット”）、ロ ードが２サイクルで完了される。さもなくば、二次キャッシュへのアクセスが開 始される。もし、“ヒット”したならば、一次キャッシュは、”リフィル（補充 ）、refilled）され”、ロードが少なくとも８サイクルを要する。さもなくば、 メインメモリは、二つのキャッシュの補充（リフィル）とともに読み出されなけ ればならない。このような場合、ロードは、かなり長い時間を要するであろう。 マイクロプロセッサー１００は、キャッシュされる動作を”順番以外で”実行す る。命令のアドレスは、たとえもし前の命令が有効になるべきインデックスレジ スタを待っているにしても、インデックスが有効になるや否や計算されることが 可能である。キャッシュミスは、後の命令を妨げず（”ノンブロッキング”）、 ユニットは、８つのキャッシュミスが処理されるまでの間、新しい動作を開始す ることができる。 “キャッシュされない”動作は、キャッシュをバイパスし、常にシステムバス をアクセスする。典型的に、キャッシュされない動作は、入力／出力装置や特別 の目的のメモリをアクセスする。 キャッシュされない動作は、命令がグラジュエイトしかけているときにのみ実 行される。キャッシュされない動作は、例外の事象で未処理であることは許され ないので、オリジナルのプログラム順序で連続的に行われる。キャッシュされな い書き込みと読み出しの双方は、Ｉ／Ｏサブシステムの状態を変更することがで きる。キャッシュされない動作は、アドレススタックに保持されるが、従属チェ ックはこれらについて一切行われない。キャッシュされないストアのオペランド は、ストアバッファにコピーされるが、ロードバイパスは一切生じ得ない。スト アがグラジュエイトするとき、バッファされたデータは外部インターフェースに 転送される。 キャッシュされない動作は、それらがグラジュエイトするまで遅延されるけれ ども、キャッシュされた動作は、順番以外で進行され得る。すなわち、次のキャ ッシュされるロードが実行可能であり、そして、キャッシュされたストアが、タ グチェックとキャッシュリフィル（補充）を開始できる。 プリフェッチ命令は、メモリブロックを一次キャッシュと二次キャッシュにフ ェッチするのに使用される。それらは、キャッシュをリフィルするために必要な 遅延を減少させることによって性能を増加するために使用され、しかし、それら は、プログラムの論理実行には何ら影響がない。プリフェッチ命令は、予測可能 なメモリアクセスをもつけれども高いキャッシュミス率をもつプログラムをかな り改良することができる。しかしながら、プリフェッチ命令の不適切な使用は、 一般のメモリアクセスと干渉することによって性能を減少させ得る。 プリフェッチ命令には２つのフォーマットがあり、その結果、”ベース＋オフ セット”（ＰＲＥＦ、オペコード６３ ｏｃｔａｌ）か、”ベース＋インデック ス”（ＰＦＥＴＣＨ、オペコード２３ 機能１７ ｏｃｔａｌ）のいずれかのア ドレッシングが使用され得る。これらの命令は、ミップステクノロジー社のＭＩ ＰＳ Ｒ１００００ーＭＩＰＳIV ＩＳＡ マニュアル（１９９４）、Ｃ．プ ライスにおいて、定義されている。各フォーマットは、どのプリフェッチ 動作が予期されるのかを示す５ビットの”ヒント（ｈｉｎｔ）”フィールドを含 む。しかしながら、アーキテクチャは、プログラムの結果に影響しないため、ハ ードウエアの実行がヒントフィールドや全体の命令を無視することを許容する。 もし、問題に遭遇すれば、プリフェッチ命令は、いかなる例外を発生することな く中止される。 プリフェッチされたデータは、一次と二次のデータキャッシュの双方にロード される。”ヒント”フィールドは双方のキャッシュに適用する。 アドレスキューがプリフェッチ命令を実行するときに、外部インターフェース がビジーであるならば、そのキューは、その命令を後で再び試みるだろう。しか しながら、もし、アドレスされたキャッシュセットが、従属ロックか、前のリフ ィル動作のために、リフィルされることができない場合には、命令は、何ら動作 を起こさせない。 マイクロプロセッサー１００は、ヒントフィールドの下位３ビットしか使用し ない。もし、ビット０がセットされるなら、キャッシュは、書込み可能な、キャ ッシュブロックの独占的なコピーを要求する。さもなくば、キャッシュは、キャ ッシュブロックの共用されたコピーを要求する。もし、ビット２がセットされる なら、ビット１は、キャッシュミスがある場合にはどのウエイがリフィルされる かを選択する。もし、選択されたウエイがロックされるか、すでに一次データキ ャッシュにリフィルである場合には、プリフェッチ命令は、何ら動作を起こさせ ない。 プリフェッチ命令は、デコードされ、キューされ、発され、そして、他のメモ リ動作のようにタグチェックされる。しかし、プリフェッチは、１つのタグチェ ックサイクル後に、”済み”を付される。もし、キャッシュヒット（要求された 書き込み許可で）があると、命令は完了される。もし、ミスがあって、キャッシ ュブロックが利用されるならば、キャッシュのリフィル動作は外部インターフェ ースから要求される。リフィル状態は、キャッシュタグに記録される。しかしな がら、アドレススタックのエントリが”済み”であるため、完了されるべきリフ ィルを待たない。 ロード／ストアユニットは、推論的に命令を実行することができる。これら は、ブランチが逆の場合には中止される必要がある。もし、中止された命令が、 キャッシュのリフィルを模倣するならば、リフィルの動作は完了されるにちがい ない。これらのリフィルは、プロセッサーの命令にもはや対応しないので、オー ファンス（orphans）と呼ばれる。プリフェッチ命令はまた、最初のタグサイク ルが完了されるや否や”済み”となるので、オーファンスを生じさせる。 このキャッシュブロックのアドレスタグは、キャッシュのリフィルが完了され るまで、”リフィリング（補充する）”状態で残る。もし、次の命令が、このキ ャッシュブロックをアドレスするならば、これは、”リフィルの待ち”状態で最 初にこのブロックを使用することができる。 B.動作 図２を参照すると、ロード／ストアユニット４１６は、アドレスキュー３０８ 、アドレススタック４２０、アドレス計算ユニット（ＡＣＵ）４１８、ストアア ライナ４３０、ロードアライナ４２８、トランスレーションルックサイドバッフ ァ（ＪＴＬＢ）４２２、及びデータキャッシュ４２４を含む。データキャッシュ ４２４は、セットアソシエイテブデータキャッシュであり、キャッシュタグアレ イ４５０、キャッシュデータアレイ６１０、及びタグチェックロジック６６０を 含む。ＴＬＢとデータキャッシュは、ロード命令のためのレイテンシイを減少さ せるために並列に動作するように構成され、動作速度で約１５％の性能改善をす る。 アドレスキュー３０８は、レジスタファイル３０６とアドレス計算ユニット４ １８と連絡する。アドレスキューは、環状のファーストイン−ファーストアウト （ＦＩＦＯ）バッファのように構成された１６エントリを含み、キャッシュを操 作する、ロード、ストア、及び”キャッシュ”命令のようなすべてのメモリ命令 の軌跡を保持する。メモリ命令がデコードされるとき、それは、キューの底で次 の連続的なエントリに割り当てられる。命令がグラジュエイトするとき、それは 、リストの上部から除去される。グラジュエイションは、命令がエラーなしで完 了し、かつ前の命令がグラジュエイトされた場合に生じる。命令は、たとえそ れらが順番通りに実行されないおそれがあるにしても、オリジナルのプログラム の順番でグラジュエイトされる。 アドレスキューの各エントリは、表Ｉに例示されたいくつかの命令フィールド を含む。 メモリ命令のオペランドが利用されるとき、アドレスキューは、実行のため必要 なオペランドをＡＣＵ４１８に送る。”インデックスされた”動作に関し、ＡＣ Ｕは、レジスタファイル３０６からベースレジスタとインデックスレジスタのオ ペランドを受け取る。他のロードやストア命令に関する限り、アドレスキューは 、レジスタファイル３０６を介してのベースレジスタオペランドと中間値を直接 提供する。 ＡＣＣ４１８は、前のサイクル中に受け取ったオペランドに対応する仮想アド レスを計算する。説明したように、データキャッシュは仮想的にインデックスさ れ、物理的にタグ付けされる。仮想アドレスそれ自体は、２つの部分、つまり” タグ”と”インデックス”に分けられる。ＴＬＢ４２２が仮想アドレスを物理ア ドレスあるいは実ページアドレスにトランスレーションする間に、仮想アドレス のインデックスは、どのキャッシュ位置をアクセスするべきかを決定するために キャッシュに送られる。ＴＬＢと仮想メモリのアーキテクチャは、共通で所有さ れて、共同のペンデイング出願１５ー４ー１７４．００／１２１７８ー５６０で 詳細に説明される。実ページアドレスは、タグあるいは物理タグとして引用され 、これはキャッシュタグアレイ６５０に蓄積される。 ＴＬＢが仮想アドレスを物理アドレスにトランスレーションしている間、仮想 インデックスは、データキャッシュデータアレイとキャッシュタグアレイのデー タ及びタグをそれぞれアクセスするために使用される。この方法では、物理アド レス、タグ、及びデータは、同時に利用可能である。タグチェック６６０は、タ グと物理アドレスとを比較し、そして、もし一致すれば、要求されたデータがデ ータキャッシュ内に存在することを示すためのヒット信号を発生する。要求され たデータは、下位アドレスビットに従ってロードアライナ４２８によって整合さ れ、そして、整数レジスタファイル３０２か３０６の転送先に書き込まれる。 ストアパスは、レジスタファイル３０２と３０６からデータキャッシュ４２４ へレジスタ値を書き込むために提供される。ストアアライナ４３０は、キャッシ ュに書き込まれるべきデータを整合する。バイパスパス６０１は、キャッシュさ れない動作についてのデータがデータキャッシュをバイパスするようにする。 さらに、バイパスパス３９０は、ロード／ストアユニットの性能を改良するた めに提供される。マイクロプロセッサーが、データが書き込まれている同一サイ クル中にある位置を読み出しているとき、バイパスパス３９０は、データがレジ スタファイルかメモリを迂回するようにする。例えば、実行ユニットの結果は、 そのような結果がレジスタファイルに書き込まれる間に従属命令が実行できるよ うに、オペランドレジスタに直接にマルチプレクスされることを可能にする。こ のバイパスは、オペランドレジスタ数が前の命令のデステイネーションレジスタ 数と等しい時はいつでも選択される。 物理タグと仮想インデックスは、アドレススタック４２０にも書き込まれ、ア ドレススタック４２０は、アドレスキューの論理的な部分であるけれどもレイア ウトの考慮のために物理的に離される。 マイクロプロセッサーは、アドレスキューの各命令に対応する物理メモリを蓄 積するためにアドレススタック４２０を使用する。従って、アドレススタックは 、アドレスキューと同じエントリ数で実行される。データは、アドレス計算シー ケンス中にアドレススタック４２０にロードされる。 III．データキャッシュ Ａ．データキャッシュ概観 データキャッシュの詳細と動作は、付録ＩとIIのように含まれる。 データキャッシュ４２４は、メインメモリの”キャッシュできる”領域をアク セスする命令をロードしたり蓄積するために使用される。データキャッシュ４２ ４は、２つの同一バンク、バンク”０”とバンク”１”でインターリーブされる 。 図３を参照すると、各バンクは、タグキャッシュアレイ６５０とキャッシュデ ータアレイ６１０を含む。タグアレイは、データアレイのデータのブロックと関 連されたタグを蓄積する。データアレイは、他方で、最近に使用されたメモリデ ータを保持する。 １つの実施例では、マイクロプロセッサーは、３２Ｋバイトデータキャッシュ を使用する。各データアレイはそれ自体、２５６の行あるいはワードラインに分 割された１６Ｋバイトからなり、各々は、４ダブルワード（８ワード）からなる ２つのブロックを含む。各ダブルワードは、６４ビットに８パリテイビットを加 えた全部で７２ビットを有する。データアレイは、２つのダブルワードを並列に アクセスすることができる。タグアレイ６５０に関する限りでは、これは、各々 ３５ビットの６４の行を有し、２つの３２ビットタグを並列にアクセスすること ができる。 バンク０とバンク１は、独立に動作し、仮想インデックスの値に基づいてアク セスされる。タグとデータのアレイは、アドレスキュー、アドレススタック、Ａ ＣＵ、及び外部インターフェースからの要求に割り当てられる。ある命令は、タ グとデータのアレイが独立に動作することを可能にする。例えば、ストア命令は 、タグアレイしか要求せず、このためデータアレイはフリーのままである。こう して、４つの機能ユニットは、それらが必要とするキャッシュアレイに割り当て られるならば、おそらく同時に動作することができる。 各バンクは、２−ウエイセットアソシエイテイブである。実際には、キャッシ ュデータアレイ６１０とキャッシュタグアレイ６５０は、それぞれ２つのサブア レイかウエイに分割され、共用されたインデックスビットを有するメインメモリ アドレスがマップされる追加の位置を提供する。これは、キャッシュのスラッシ ングを減少させ、キャッシュサイズを増加させることなく、ヒット率を改善する 。 タグアレイ６５０のサブアレイは、ウエイ”０”とウエイ”１”として引用さ れ、データアレイについては、サブーアレイ０とサブーアレイ１として引用され る。こうして、タグアレイは、２つのタグ（タグ０とタグ１）を並列にアクセス することができ、各データアレイは、２つのダブルワード（ａｒ０データとａｒ １データ）を並列にアクセスすることができる。ＣＰＵと外部”質問（interrog ate）”の動作に関して、もし、所望のデータを含んでいるならば、キャッシュ のどのウエイかを決定するために、タグ０とタグ１は並列にチェックされる（読 み取りと比較がなされる）。ウエイは記憶され、ストアをグラジュエイトしたり 、あるいは外部のリフィルかライトバック動作のために後に使用される。 アレイは、仮想アドレスのインデックス部分（ビット１３：０）を用いて“仮 想的にインデックスされる”。ビット５は、バンク＃０かバンク＃１を選択する 。ビット２：０は、ダブルワード内のバイトを選択し、ビット４：３は、ブロッ ク内のダブルワードを選択する。ビット１３：６、これはアレイ内のブロックを アドレスし、２５６”ワードライン”の一つを選択するためにデコードされる。 各ワードラインは、８つのダブルワード、あるいは２つのブロックを含む。ビッ トは、これらのブロック内のダブルワードがプロセッサーや外部インターフェー スの動作のために区別してアクセスされるように、インターレースされる。プロ セッサーは、ｔｏｗブロックを有するダブルワードを連結的にアクセスする。他 方、外部インターフェースは、同一ブロック内の２つのダブルワードをアクセス する。 個別のアドレスマルチプレクサがデータとタグのアレイのために提供される。 マルチプレクサ６２１は、データアレイ６１０による使用のために、外部インタ ーフェース、アドレスキュー、アドレススタック、及びＡＣＵの中からのアドレ ス入力を選択する。タグアレイに関する限り、マルチプレクサ６２０は、外部イ ンターフェース、アドレススタック、あるいはＡＣＵからアドレス入力を選択す る。マルチプレクサ６１０と６２０のための選択信号（タグの選択とデータの選 択）は、アドレスキューによって発生され、そして、表IIに示されるように、ど の機能ユニットが各アレイを制御しているかを決定するために、キャッシュ制御 論理によってデコードされる。 別のデータマルチプレクサがまた、タグとデータのアレイのために設けられる。 マルチプレクサ６２５は、タグアレイに書き込みを行うために、外部インターフ ェースかＪＴＬＢのいずれかからアドレスを選択する。マルチプレクサ６３０と ６３１は、データアレイに書き込むために、外部インターフェースかレジスタフ ァイルからのデータを選択する。 キャッシュ部分がアドレス選択値”００”によって示されたように使用されな いとき、それはパワーダウンである。パワーダウンモードでは、アドレスデコー ダは、それがワードラインを選択しないようにデイスエイブルされ、ダミーワー ドラインは、センスアンプのいずれもがターンオンしないように、デイスエイブ ルされる。デコーダは、第１レベルのゲートの余分の入力を用いてデイスエイブ ルされる。 ある実施例では、データキャッシュは、リセット期間中にハードウエアによっ て初期化されない。これらの実施例は、データキャッシュの使用を開始する前に 、すべてのタグを”無効”状態に初期化させるためのブートストラッププログラ ムを要求する。もし、ブロックが”無効”であれば、そのデータアレイの内容は 使用されない。 Ｂ．データアレイ １．データアレイの組織 図４を参照すると、データアレイ６１０は２５６行を含む。デコーダ４５０は 、ワードラインをハイに駆動することによってどの行がアクセスされるかを選択 する。各ワードラインは、５７６のセル（５１２データビットと６４パリテイビ ット）あるいはビットからなる行を駆動し、そしてゲートされ、３２セル毎にバ ッファされる。５７６ビットは、４ダブルワード（１ワードは４バイトに等しい ）を含む各ウェイをもつ１つのキャッシュセットに等しい。 ダブルワード内の４６１によって表わされる各ビットは、８つのセル４６１ａ ー４６１ｈを含む。セルは、キャッシュの各ウエイの４ダブルワードの各々から の１ビットに対応する。各セルの上の数は、キャッシュのウエイを表し、下の数 は、ウエイ内のダブルワード数を表す。 マルチプレクサ４７０は、信号Ｓ０によって制御され、センスアンプ４７５に 入力するために、４ビット（ブロック内の４ダブルワードの各々からの１つ）か ら１ビットを選択する。センスアンプの出力は、サブーアレイ０からのデータを 表す。同様に、Ｓ１は、マルチプレクサ４７１とセンスアンプ４７６がサブアレ イ１から読み出されるビットを制御する。 マイクロプロセッサーは、種々のアクセスパターンのためにプロセッサーと外 部インターフェースのアクセスに異なる信号Ｓ０とＳ１を使用する。外部インタ ーフェース動作の選択信号は、仮想アドレスビット４とウエイビットを使用し、 ＣＰＵアクセスは、アドレスビット４：３を使用する。ＣＰＵと外部イン ターフェースのためのアクセスパターンは、表IIIに示される。 サブアレイ０とサブアレイ１からのデータは、レジスタファイルにロードされ るか、外部インターフェースを介してメインメモリに書き込まれる。レジスタロ ードのため、データは、マルチプレクサ４８０と４８５による他のキャッシュバ ンクからの対応するサブアレイ０とサブアレイ１のデータとマルチプレクスさ れる。選択バンク信号（ビット５）は、適切なバンクからロードアライナ４２８ ａと４２８ｂまでデータをそれぞれ通過させ、かつマルチプレクサ４８６に送る 。キャッシュヒット信号は、タグチェックロジックから発生され、もしあるなら 、どのデータがキャッシュから読み出されたかを確認（ｄｉｃｔａｔｅ）してお く命令する。キャッシュが読み出され、かつそのタグが有効なエントリを示すと きはいつでも、すべてのバイトは、パリテイチェッカー４７７によって適当なパ リテイチェックをされる。もし、ロード命令中にバイトにエラーがあるならば、 プロセッサーは、”データキャッシュエラー”の例外を取る。 メモリへの書き込みに関する限り、マルチプレクサ４９０と４９１は、仮想ア ドレスビット５によって示された所望のデータを選択する。それ以後、データは 、位相マルチプレクサ回路４９５に進められ、この回路は、クロックサイクルΦ １の期間で第１のダブルワードを、同一クロックサイクルのΦ２期間で第２のダ ブルワードを書き込む。パリテイチェッカー４７８は、適当なパリテイのために ダブルワードのすべてのバイトをチェックし、もしエラーが発生したら、プロセ ッサーは、”外部インターフェースデータキャッシュエラー”の例外を取る。 データは、レジスタファイルか、あるいは外部インターフェースのいずれかか らキャッシュアレイに書き込まれる。レジスタファイルからのデータは、ストア アライナ４３０によって整合され、マルチプレクサ４８８と４８９によって外部 インターフェースからのデータとマルチプレクスされる。マルチプレクサは、選 択信号に従い、かつ、セルの各列の下に位置されたドライバ４６９ａー４６８ｈ を介してキャッシュに書き込まれるデータを選択する。これらのドライバは、書 き込まれているアドレスに従いイネーブルされる。レジスタストアのためにパリ テイ発生器４９９ａによって発生された、あるいは外部インターフェースストア のためにパリテイ発生器４９９ｂにいよって発生された偶数パリテイビットは、 データキャッシュに蓄積された各バイトに付加される。各パリテイビットは、そ のバイトが書き込まれるときはいつも、書き込まれる。 前述したように、データアレイは、２つの別のアクセスパターンに組織化され る。ブロックを二次キャッシュにロードしたりコピーする間に、２つのデータア レイは、同一ブロック内の一対の隣接するダブルワードをアクセスする。タグチ ェックと同時に起こる読み出しに関し、各アドレスされたワードは、２つのブロ ックから読み出され、一致するタグを有するブロックが選択される。他のブロッ クからのデータは無視される。書き込みに関し、これはタグチェックが完了した 後で生じるが、アドレスされたブロックだけが書き込まれる。 図５を参照すると、キャッシュアレイの各ブロックは、いずれかのアクセスパ ターンを許可するために、２キャッシュウエイ間でワード４５５ー４５８が交替 するように構成される。これは、アレイがキャッシュウエイに対応していないか らである。 ダブルワード０は、いずれかのアレイにあることができる。ブロック４５９ａ にとって、偶数のダブルワード（Ａｄｒ［３］＝０）がアレイ０内にあり、奇数 ダブルワードがアレイ１内にある。ブロック４５９ｂでは反転される。これは、 もし、各ウエイからのデータラインが２−ダブルワードの幅でないならば、従来 の２−ウエイセットアソシエイテブで不可能であったであろう、同一ウエイから の２つのダブルワードのアクセスを可能にする。これは、２倍のセンスアンプ数 を必要とする。また、マルチプレクサを使用することによって、外部インターフ ェースは、クウオードワードアクセス内のダブルワードをスワップすることがで きる。 センスアンプは、ラムセルと比べて、比較的大きい。キャッシュアレイの密度 それ自体は、センスアンプの幅によって制限される。マルチプレクサを使用する ことによって、センスアンプ数は、４つの要因の一つによって減少され、これは 、ラムセルがより高密度にパックされることを可能にする。結果として生じる利 益は２倍である。第１に、セルを互いにより近接して配置させることが可能とな ることによって、アレイの伝播の遅延は減少される。第２に、チップ空間のかな りの節約は、コスト低減のためのダイサイズの減少に使用され、かつ／あるいは 、ＣＰＵ性能を効率よく増加させるためにより積極的な機能ユニットの設計に使 用される。 図６を参照すると、各ラインの５７６セルが、ロード及びストアのアライナに おける配線を最小限にするパターンに配置される。ハイレベルで、ビットは、バ イト内のそれらの位置によってインターレースされる。すなわち、各ダブルワー ドは、８つの８−ビットバイトを含み、これらのビットは各バイト内で０から７ まで番号付けされ、これは、モジュロ８のビット数に等しい。すべての”ビット ０”は、ともにグループ化され（ビット０、８、１６、２４、３２、４０、４８ 、５６）、それから、”ビット１．．．”等がグループ化される。 各サブアレイにとって、各ビットグループ４８８内に３２セルがある。セルの レイアウト密度のために、行毎に単一のローカルワードラインのためだけの場所 がある。これらの３２のセルは、ビットグループ内の８ビットの各々についての ４つのセルから構成される。これらの４つのセルは隣接し、同一のセンスアンプ に配線される。これらのセルの１つは、４ー１マルチプレクサによって選択され 、これは、すでに説明した通りである。 キャッシュアレイの各バンクは、下端部に沿って１４８のセンスアンプを含む 。これらのうち、１４４のセンスアンプは、２つのアレイの各々について６４ビ ットのデータと８ビットのパリテイを読み出す。これらのセンスアンプの各々は 、４つのセルの列の下方にあり、４ー１入力マルチプレクサを含む。 ２．データアレイ制御論理 図７を参照すると、ロジック７００が、データキャッシュを制御する。データ キャッシュの各バンクは、プロセッサーか外部インターフェースのいずれかによ って、読み出されあるいは書き込まれる。２つの動作は、個々のバンクで同時に 起こることが可能である。プロセッサーは、ダブルワード（６４ビット）内のバ イトを書き込む。バイトマスクデコーダ７０１は、各バイトの書き込みを制御す るために、アドレススタックからの８ビットバイトマスクをデコードする。書き 込みは、もし、ストア命令がグラジュエイトし、かつそのバンクが選択される場 合に、各バンクでイネーブルされる。外部インターフェースは、全体のクオード ワード（１２８ビット）を書き込む。書き込みは、”リフィル”か”リフィル済 み”のコマンドを用いてイネーブルされる。選択バンク信号は、どのバンクのキ ャッシュアレイが書き込まれるかを決定する。 プロセッサーは、もし、その選択バンクが選択されたならば、キャッシュバン クを読み出す。外部インターフェースは、もし、コマンドが”データ読み出し” であるならば、キャッシュバンクを読み出す。選択バンク信号は、どのバンクデ ータが書き込まれたかを確認（ｄｉｃｔａｔｅ）しておく。 図８は、８ビットスライスを例示し、これは、０ないしモジュロ８と等しい全 ビットを含む。データキャッシュは、２つの同一のバンク７２０ａと７２０ｂを 含み、各々は、欠陥カラムを置き換えるために使用され得る、メモリセルの冗長 カラム７２５ａと７２５ｂを含む。これらのバンクは物理的に隣接され、これら の間のチャンネル７２７は、５００ミクロン幅の配線である。これらのレイアウ トは、鏡像配置を成し、その結果、すべての読み書きアンプ７２６ａと７２６ｂ は、チャンネルに隣接する。 ＣＰＵと外部インターフェースは、それぞれデータキャッシュを読み書きする 。ＣＰＵは、ダブルワード処理を行い、これは、６４ビットに８パリテイビット を加えたもの（全体で７２ビット）を含む。外部インターフェースは、クオード ワード処理を行い、これは、１２８ビットに１６パリテイビットを加えたもの（ 全体で１４４ビット）を含む。配線を最小限にするために、このデータは、ダブ ルワードバス上に位相マルチプレクスされる。ＣＰＵと外部インターフェースは それぞれ、読み書きのためにそれぞれ７２ビット幅の単一方向バス７３０と７３ １を使用する。これらのバスは、チャンネルを共用することが出きる。各ＣＰＵ バスは、データキャッシュの下方で完全な幅であるが、上方でゼロの幅に先細に なり、各バスは、上方で完全な幅であるが、下方でゼロ幅に先細になる。 これらのバスと関連された制御信号とは、３層メタルで配線される。チャンネ ルは配線制限される。 外部インターフェースは、リフィル動作中のみデータキャッシュを書き込む。 ２つのダブルワードは、書き込みサイクルの前のサイクル中に転送される。最初 のダブルワードは、位相ー１と位相ー２のラッチ７３５と７３６を用いて２度ラ ッチされる（これは、中央のサイクルでクロックされるエッジトリガレジスタを 作る）。２番目のダブルワードは、サイクルの終わりで位相ー２のラッチ７３７ でラッチされる。このデータは、次の位相１の間にいずれかのキャッシュバンク に書き込まれる。ウエイ０に関して、最初のダブルワードは乗算器７４５か ７４６を介してサブアレイ０に書き込まれ、２番目のダブルワードは、マルチプ レクサ７４７か７４８を用いてサブアレイ１に書き込まれる。ウエイ１に関して 、ダブルワードは逆にされる。 外部インターフェースは、ライトバック動作期間中にのみデータキャッシュを 読み出す。これは、常にサイクルにつき１つのクオードワードを読む。このデー タは、各センスアンプ内の位相ー１のラッチでラッチされる。このデータは、位 相２と次の位相１の間に、２つのダブルワードに送られる。スピードに関して、 送付するマルチプレクサ７４０は、クロック７４１ａと７４１ｂを用いて直接に 選択される。この入力は、２つの７２ビットの４ー１マルチプレクサによって駆 動される。２番目のダブルワードは、位相ー２のラッチでラッチされ、その結果 、この出力は、次のサイクルの位相１の間に有効を維持する。各入力は、いずれ かのバンクのいずれかのアレイから選択され得る。ウエイ０に関して、第１のダ ブルワードはアレイ０から選択され、第２のダブルワードはアレイ１から選択さ れる。ウエイ１に関して、ダブルワードは逆にされる。 キャッシュされないロード命令に関して、外部インターフェースデータは、デー タがキャッシュに書き込まれることがないことを除いて、フリーロード動作のよ うに、ＣＰＵのロードアライナ４２８ａと４２８ｂへのキャッシュをバイパスす る。キャッシュされないストア命令に関して、ＣＰＵデータは、キャッシュをバ イパスし、次の位相２の間に外部インターフェースへ送られる。 Ｃ．タグアレイ １．タグアレイの組織 キャッシュタグアレイは、データアレイの各８−ワードブロックにつき３６ビ ットアドレスタグを蓄積し、かつ、データアレイの約８分の１のビットを持つ。 各行につき６４ワードライン（データアレイの１／４）と２８８セル（半分以下 ）がある。このため、タグアクセス時間は、データアレイよりも高速である。 キャッシュデータアレイと同様に、キャッシュタグアレイは、２つの同一のバ ンクに分割され、各々は、プロセッサーや外部の要求に対して独立に動作するこ とができる。バンクは、ブロックアドレス（ビット＃５）の低位ビットによって 選択される。キャッシュタグアレイは、仮想アドレスビット［１３：６］によっ てアドレスされ、これは、２つのブロックのセットを選択する。各バンクには２ ５６セットがある。各セットは、２つのブロックを含む。このため、２つのバン クは、１０２４ブロック（キャッシュサイズが３２Ｋバイトー３２バイト／ブロ ック）を含む。各セットの２つのタグは、並列に読み出され、キャッシュがアド レスされたデータを含むかどうか（”ヒット”）を決定するために、所望の物理 アドレス（ビット３７：１２）と同時に比較される。 図９は、タグバンクの１つと関連した制御論理を例示する。タグアレイは６４ の行を含む。デコーダ７５２は、仮想アドレスビット１８：８を用いてワードラ インをハイに駆動することによってどの行がアクセスされるかを選択する。各ワ ードライン７５３は、２８８（８つの３６ビットタグ）の行を駆動する。３６ビ ットは、４タグを含む各ウエイを持つ１つのタグセットに等しい。 タグの各ビット７５１に関して、８セル７５５ａ−７５５ｈが設けられる。セ ルは、キャッシュの各ウエイの４つのタグの各々からの１ビットに対応する。３ ６ビットタグについて、これは３６回繰り返される。 各セルの上の数はウエイを表し、下の数はウエイの行内のタグ数を表す。デー タアレイと異なって、タグビットは、各サブアレイが同一のウエイに属するタグ のみを含むように、インターリーブされる。 マルチプレクサ７５８は、信号の仮想アドレスビット７：６によって決定され るように、センスアンプ７６０に入力するために、４ビット（４タグの各々から １つ）から１ビットを選択する。センスアンプの出力は、ウエイ０からのタグデ ータ（タグ０）を表す。同様に、マルチプレクサ７５９とセンスアンプ７６１は 、ウエイ１から選択されたタグデータ（タグ１）を出力する。この方法では、各 セットからの２つのタグが並列に読み出される（バンク０からの２つとバンク１ からの２つ）。再度、マルチプレクサの使用は、必要とされるセンスアンプ数を 減少させる。 各バンクは、４つのタグチェック比較器を有し、プロセッサ（７５６と ７６６）についての２つと、外部インターフェース（７６３と７６８）について の２つである。各々は、キャッシュが、２つの独立２−ウエイセットアソシエイ テブバンクでインターリーブされるため、２つの比較器を必要とする。各バンク は、プロセッサーか外部インターフェースのいずれかのために２つのタグを読み 出すことができる。これらのタグ信号は、比較器の入力でマルチプレクサ７７０ ー７７３を使用してマルチプレクスされる。 マイクロプロセッサーは、ＪＴＬＢからトランスレートされた物理アドレスか 、タグと比較するアドレススタックからのアドレスのいずれかを選択するために 、マルチプレクサ７７６を使用する。ＪＴＬＢは、重要なタイミング通路である 。比較の結果がキャッシュ”ヒット”信号である（もし、タグが存在すればヒッ トであり、タグが存在しなければミスである）。また、タグパリテイビットは、 パリテイチェッカー７６７と７６８によってチェックされる。パリテイエラーは 例外を引き起こす。 外部インターフェースあるいはロード／ストアユニットのいずれかからのタグ は、タグアレイに蓄積されることができる。マルチプレクサ７７５は、所望のタ グとバッファ７５６ａー７５６ｈを選択し、これらは、仮想インデックスに従い 選択的にイネーブルされ、データをタグの適切な位置に書き込む。パリテイ発生 器は、タグがアレイに書き込まれるときはいつでもパリテイを発生する。 図１０を参照すると、各タグは次のフィールドを含む；アドレス７８５、パリ テイ７８６、ウエイ７８７、状態７８８、パリテイ７８９、修飾子８９０、及び ＬＲＵ（最も少なく最近使用された）７９１である。タグフィールドは、表IVに 述べられる。 アドレスとタグビットは、個別の書き込みイネーブルを有し、このため、状態 ビットは、アドレスビットを変更することなく修飾可能である。このため、これ らのフィールドは、パリテイビット７８６と７８９を分離させる必要がある。 ブロックが二次キャッシュからリフィルされるとき、二次キャッシュ内で見つ かったウエイは、ブロックのデータキャッシュタグフィールド７８７に書き込ま れる。この情報は、ブロックが二次キャッシュにライトバックされる場合に使用 される。 各データキャッシュブロックの状態は、３ビットコードによって決定される。 このコードは、２ビット状態コード（ＴａｇＳｔ［１：０］）を有するリフィル ビット（ＴａｇＳｔＭｏｄ［２］）を連鎖することによって形成される。これら は、７つの状態である。 無効；Ｉｎｖａｌｉｄ（０００，”Ｎ”）：このブロックは空である。アドレ スとデータフィールドは無視される。タグ比較器は、常に無効ブロックについて ”ミス”を発生する。 共有；Ｓｈａｒｅｄ（００１，”Ｓ”）：このブロックは”共有される”。す なわち、このブロックの有効なコピーはまた他のキャッシュにも存在することが できる。プロセッサーは、このブロックを読むことができるが、これを修飾する ことはできない。 クリーンイクスクルーシブ；ＣｌｅａｎＥｘｃｌｕｓｉｖｅ（０１０，”Ｅ” ）：このキャッシュは、このキャッシュブロックの有効なコピーだけを含む。プ ロセッサーは、このブロックを読み出すことができるが、一次及び二次キャッシ ュの双方に”ダーテイ”をマークするまでは、それを修飾することができない。 ダーテイイクスクルーシブ；ＤｉｒｔｙＥｘｃｌｕｓｉｖｅ（０１１，”Ｄ”） ：このキャッシュは、このキャッシュブロックの有効なコピーだけを含む。これ を読み書きすることができる。 リフィルクリーン；ＲｅｆｉｌｌＣｌｅａｎ（１００，”ＲＣ”）：このキャ ッシュは、キャッシュのブロックをロードするためにリフィルをすでに開始し、 戻されるべきデータを待つ。このリフィルは、ロード命令によって開始された。 ブロックの状態は、共有（ｓｈａｒｅｄ）かあるいは独占的 （ｅｘｃｌｕｓｉｖｅ）であることができる。 アップグレード共有；ＵｐｇｒａｄｅＳｈａｒｅｄ（１０１，”ＵＳ”）：こ のキャッシュは、共有のブロックを含むが、これはダーテイーイクスクルーシブ にアップグレードされることを要求された。これは、無効化をするために外部イ ンターフェースを待っている。 アップグレードクリーン；ＵｐｇｒａｄｅＣｌｅａｎ（１１０，”ＵＣ”）： このキャッシュは、クリーンイクスクルーシブブロックを含むが、ダーテイーイ クスクルーシブにアップグレードされることを要求された。これは、二次キャッ シュブロックを”ダーテイ”のようにマークするために、外部インターフェース を待っている。 リフィルダーテイ；ＲｅｆｉｌｌＤｉｒｔｙ（”ＲＤ”）：このキャッシュは 、キャッシュのブロックをロードするためにリフィルをすでに開始し、戻される べきデータを待っている。このリフィルは、ストア命令によって開始され、そし て、ブロックの状態は”ダーテイイクスクルーシブ”であるだろう。 ＬＲＵフィールド７９１は、キャッシュの各セット内のどのブロックが最も少 なく最近使用された（ＬＲＵ）かを示す。２つの古いブロックの１つを置き換え る必要があるとき、ＬＲＵブロックは、統計学的に次に使用されそうもないため 選択される。このビットは、プロセッサーがキャッシュリフィルを開始するとき のみ使用され、選択されたキャッシュセットの双方のブロックは有効であり、ロ ックされない。（すべてのプログラムに対しての最高のアルゴリズムというわけ ではないけれども、ＬＲＵキャッシュ置換アルゴリズムは、通常ランダムな置換 アルゴリズムより数パーセントのミス数を減少させる。） タグアレイは、１セットのキャッシュ（すなわち、２つのブロック）につき１ ＬＲＵビットを含む。プロセッサーが、キャッシュのブロックに関してヒットを 得るときはいつでも、このビットは、このセットの他のブロックを選択するため に更新される。すなわち、このブロックは、他のブロックよりもより最近使用さ れた。ミスが生じるとき、及び新しいブロックがキャッシュ内にリフィルされる とき、このビットは、他のブロックを選択するために更新される。 一般に、Ｗビットはデータアレイ内に配置され、タグアレイ内ではない。上述 したように、Ｗビットは、キャッシュリフィル、外部インターロゲイト（質問） 、あるいはキャッシュ無効化のように、データがデータキャッシュから除去され るときはいつも読み出される。 これらの動作は、Ｗビットをチェックするとともに、タグアレイの割り当てを 要求する。従って、タグとデータのアレイ双方が割り当てられる必要がある。 しかしながら、Ｗビットをタグアレイ内に配置させることによって、データア レイからデータを除去する動作は、タグアレイのみをアクセスする必要がある。 これは、データアレイが別の実行ユニットに同時に割り当てられることを可能に し、こうして、マイクロプロセッサーの性能を改善する。 ＬＲＵは、統計的にキャッシュにヒット率を増加させることによって、マイク ロプロセッサーの性能を改善する。従って、これは性能上のみの特徴であり、こ れはアーキテクチャ的に定義されない。ヒットあるいはミスの結果を生じ得るタ グチェックサイクルは、順番以外で発生することがあり、しかも、これらは、推 論的に発生し得る。ＬＲＵビットそれ自体は、プログラムのデータ参照に正確に 一致することを保証されるものではない。 ＬＲＵビットは、特別の二重ポートＲＡＭセルを用いて構成される。第２のポ ートは、キャッシュヒットがあった場合に、プロセッサーのタグチェックサイク ルの位相２中に、ＬＲＵビットを更新するために使用される。余分のポートは、 標準の６トランジスタキャッシュセルよりも２つの余分のトランジスタを必要と する。 ＬＲＵビットは、タグの残りとともに読み出すことができる。ＬＲＵビットは 、タグが位相２の間に書き込まれたときに、２番目のポートを使用してのみ書き 込まれる。 ３ビット修飾子フィールドは、ブロックの２ビット状態の内容を変更する。こ れらのビットは、ＬＲＵビットと同様に特別の二重ポートメモリセルで実行され るため、状態フィールドから分離される。このフィールドは、キャッシュヒット があったか否かに基づいてタグチェックサイクルの位相２の間に書き込まれるこ とができる。 各行につき１２の修飾子セルがあり、これらは、各行の４つのブロックの各々 について３ビット修飾子を蓄積する。３つのセンスアンプがある。これらのビッ トは、外部インターフェースが一次データキャッシュを詮索するときに読み出さ れる。 状態修飾子のビット２は、”リフィル”ビットである。これは、プロセッサー が外部インターフェース対してアップグレードか、あるいはリフィルの要求を発 したことを示す。プロセッサーだけが、これをセットする。これは、プロセッサ ーがリフィルのコマンドを発した後の次のサイクル間に書き込まれる（タグの残 りとともに）。あるいは、位相２の間に状態修飾子フィールドのみを変更するこ とによってセットされ得る。 状態修飾子のビット１は、各ブロックについて”書き込まれた”（”Ｗ”）ビ ットである。このビットは、データが一次データキャッシュに書き込まれ、かつ 、これが二次キャッシュと一致しないことを示す。二次キャッシュにライトバッ クする必要があるかどうかを決定するためにキャッシュからブロックが除去され るときはいつも、外部インターフェースは、このビットを読み出す。ブロックが キャッシュにリフィルされるとき、このビットは、ロード命令のために最初’０ ’であるか、あるいはストア命令のために’１’である。ストア命令が、このブ ロックを使用するときはいつでも、後からセットされることが可能である。 ビット０は、リフィル、あるいは書き込まれたビットのいずれもがセットされ ないときに、セットされる。このビットは、状態修飾子フィールドに関する奇数 パリテイチェックとして働く。各有効状態は、１つの“１”ビットセットを有す る。 ３ビットは、３つの状態を符号化する。各コードは、１ビットセットを持って いるため、奇数パリテイを効率よく実行する。パリテイエラーは、もし他のパタ ーンが読まれるなら、信号を発する。 ２．タグアレイ制御論理 アドレスキューは、データキャッシュが要求するデータを含んでいるかどうか を決定するために”タグチェック”サイクルを実行する。外部インターフェース は、二次キャッシュブロックを無効化するときに、タグチェックサイクルを実行 する。 図１１ａは、タグチェック回路の１実施例を示す。２つの２８ービットアドレ スタグ（物理アドレスビット３９：１２）への所望のアドレスは、それぞれイク スクルーシブーオアゲート８０１において対応するタグビットと比較される。簡 潔のために、一つのゲートだけが例示されるが、当業者にとってビット毎に一つ のゲートがあることは明らかであろう。もし、ビット位置が異なれば、ゲート８ ０１の出力は、”キャッシュミス”を示す論理”０”である。イクスクルーシブ ーオアゲートの出力は、Φ２の立ち上がりを用いて、２８ー入力ダイナミック” オア”ゲート８０２で結合される。ダイナミック”オア”はスタチックゲートよ りも非常に高速であるが、クロックのタイミングとスキュー（ｓｋｅｗ）に依存 する。ダイナミック”マッチ”ノード８０３は、Φ１間にハイにプリチャージさ れる。これは、もしアドレスビットが一致しない場合、Φ２間にデイスチャージ される。こうして信号は、”ヒット”についてハイを維持し、”ミス”はΦ２の 開始直後にフォーリング（落下）エッジとなる。ダイナミックオアゲートの出力 は、インバーター８０３によって反転され、これの出力は、”ミス”がある時に Φ２の開始後約２．５ゲートー遅延で上昇するパルスである。さもなくば、その 出力はゼロを維持する。この明瞭な出力信号は、次の論理を単一のエッジ遷移に 関して最適化させる。これはまた、長い距離を分散される６４ビットバス上のノ イズを最小限にする。 比較器８０５への余分の入力は、もし、ブロックの状態が“無効”であるなら ば、”ミス”を強要する。（ブロックは、もしタグの状態ＤＣ０Ｓｔａｔｅ［１ ：０１］が“００”であり、かつブロックが”リフィル“（ＤＣ０Ｍｏｄ［２］ ＝０）でないならば、無効である）。高速ダイナミック比較器８０５は、並列の トランジスタを有する論理オアゲートを実行するため、通常”キャッシュミス” のためのパルスを発生する。ダイナミックノードは、ハイにプリチャージされる 。このノードは、ローにプルされ、入力ビットがミスマッチである場合に、出力 パルスが発生される。このパルスの立ち上がりエッジは、ダイナミックあるいは バイアスされたロジックをスイッチングするために使用することができ る。しかしながら、”ヒット”に関してはエッジがない。 ウエイチェック論理８１１は、タグチェックサイクル中にキャッシュのどのウ エイが所望のデータを含んでいるかを決定する。もし、いずれかのデータアレイ が、ロード命令のために同時に読み出されている場合には、タグチェックは、そ の２つのウエイ間で選択する。さもなくば、”ウエイ”は、命令が再度試みられ るまでアドレスキューに蓄積される。 キャッシュ”ミス”パルス（ミスＡ；ＭｉｓｓＡ、ミスＢ；ＭｉｓｓＢ）は、 データキャッシュの２つのウエイに対応する。しかしながら、上述したように、 これらのウエイは、データアレイに対応しない。 各キャッシュブロック内で、ダブルワードはアレイ間で交替する。偶数のダブ ルワード（Ａｄｒ［３］＝０）では、ウエイ０がアレイ０であり、ウエイ１がア レイ１である。奇数のダブルワード（Ａｄｒ［３］＝１）では、ウエイ０がアレ イ１である、ウエイ１がアレイ０である。従って、２つのダイナミックの３−１ マルチプレクサ（ミス０；Ｍｉｓｓ０、ミス１；Ｍｉｓｓ１）を用いて、Ａｄｒ ［３］＝１であるとき、ミス信号は相互に交換される。都合上、１つのマルチプ レクサ８１５のみが示されている。マルチプレクサ８１５は、ミスＡとミスＢ間 で選択する。マルチプレクサの３番目の入力は、ウエイが既に知られているとき に使用される。この回路は、Φ１間にプリチャージされる。すべての入力は、Φ ２でゲートされる。 キャッシュ”ミス”パルスは、ダイナミックデータマルチプレクサ８２０を選 択するために使用される。この回路は、実際に“アンド−オア”ゲートである。 もし、ウエイ０にミスがあるならば、ウエイ１についてのデータが選択される。 もし、ウエイ１にミスがあるならば、ウエイ０についてのデータが選択される。 このため、もし双方のウエイがミスであるならば、双方のウエイについてのデー タビットは論理的にオアされるが、この結果は使用されない（比較器は、”ミス ”についてのエッジのみを発生し、”ヒット“については発生しない。これは、 厄介なものではあるが、ダイナミックマルチプレクサに何ら問題を生じさせるも のではない。しかしながら、もしパスゲートマルチプレクサが使用されるならば 、双方の入力をターンオンすることは、大きなノイズを生成する。）これ は、各”ミス”信号が速度について最適化され得ることを意味し、乱調状態は生 じない。 ミスマルチプレクサは、長い配線と大きいバッファを駆動する。素早くローに スイッチするために、”ミス”信号にはｎチャンネルトランジスタが使用される 。“既知”（ｋｎｏｗｎ）の入力は、高速にスイッチするため、より小さなトラ ンジスタの使用を可能にする。最終的な”ミス”バッファは、６４のトランジス タと、データキャッシュの背に沿う約６０００ミクロンの配線を駆動する。 図１１ｂを参照すると、論理回路８５０は、”ロードダン；ＬｏａｄＤｏｎｅ 信号を命令キューとビジービットテーブルに提供する。この信号は、タグチェッ ク回路の出力から得られ、プロセッサーが連続的に”ロード”命令を完了すると きのサイクル中に発生されるようにすることができる。タグチェックサイクル中 、キャッシュがアドレスされたデータを含み、かつ従属はその使用を全く妨げな いことを示す。リフィルのサイクル中、二次キャッシュはアドレスデータを含み 、かつＥＣＣエラーが全く検出されなかったことを示す。“ジャストロード；Ｊ ｕｓｔＬｏａｄ”サイクル中、これはデータアレイのみを読み出すものであり、 ＬｏａｄＤｏｎｅは、常に主張される。ＬｏａｄＤｏｎｅは、重要なパス信号で ある。速度に関して、ダイナミックロジックを用いて部分的に実行されるが、こ れは、一次キャッシュの状態ビットとヒット信号から駆動される。論理回路８５ ０は、ヒット信号のバッファリングに伴う遅延を防ぐために、タグヒット比較器 に物理的に隣接する。 示されるように、ＬｏａｄＤｏｎｅ信号は、２つの回路ステージ８５１と８５ ２で発生される。回路ステージ８５１は、ＩｇｎｏｒｅＨｉｔＢ、Ｉｇｎｏｒｅ ＨｉｔＡ、ＭｉｓｓＡ、ＭｉｓｓＢに応答してＬｏａｄＭｉｓｓを発生する。 “ＬｏａｄＭｉｓｓ”信号は、いずれのキャッシュウエイも、適格な”ヒット “信号を発生しなかったことを示す。しかしながら、タグ比較器の出力（Ｈｉｔ ＡとＨｉｔＢ）は、ゲートされる必要がある。アドレスキューは、ブロック間の 従属を検出した場合、キャッシュのウエイのいずれかあるいは双方に関してキャ ッシュヒットを禁止する。キャッシュヒットはまた、もしブロックが未 だリフィルされているならば、無視されなければならない。この場合、アドレス マッチとタグ比較器は、”ヒット”を発生するが、データは未だ利用することが できない。リフィルに関して、タグ修飾子ビット２がセットされ、タグ状態は、 ００（リフィルクリーン；ＲｅｆｉｌｌＣｌｅａｎ）か、１１（リフィルダーテ イ；ＲｅｆｉｌｌＤｉｒｔｙ）のいずれかである（ブロックがストア命令のため にアップグレードされるとき、タグ修飾子ビット２がまたセットされる。タグ状 態は、０１か１０のいずれかである。キャッシュデータは、キャッシュ内で有効 であり、ロードのために使用することができる）。 回路ステージ８５２は、ＬｏａｄＭｉｓｓからのＬｏａｄＤｏｎｅ信号と、アド レスキュー、ＬｏａｄＤｏｎｅＤｅｆ，及びＬｏａｄＤｏｎｅＨｉｔによって送 られた２つの制御信号とを駆動する。ＬｏａｄＤｏｎｅＤｅｆは、キャッシュヒ ット信号にかかわらず、“ロード済み；Ｌｏａｄ ｉｓ Ｄｏｎｅ”であること を示し、ＬｏａｄＤｏｎｅＨｉｔは、キャッシュヒットがある場合に、”ロード 済み”であることを示す。表ＶはＬｏａｄＤｏｎｅ信号についての論理的な等式 を示す。 回路ステージ８５１と８５２は、４×３ダイナミック“アンド−オア”ゲート で実行されることができる。回路のクリテイカルなパス入力は、タグ比較器から の”ミス”パルスである。これらは、”ヒット“信号の補数であり、従って、こ の等価が補数される（５番目の条件であるＩｇｎｏｒｅＨｉｔＡ＆ ＩｇｎｏｒｅＨｉｔＢは省かれた。キャッシュは、双方のウエイ上にヒットを同 時に適切に発生することができないため、これは冗長である）。 出力信号は、位相２中のパルスである。これは、長い配線を駆動するためにバッ ファされる。この立ち上がりエッジは、出力バッファのトランジスタのレシオを 取ることによって速度に関して最適化される。 図１２は回路８７０を示し、これは、各”キャッシュヒット”についてのＬＲＵ とタグ修飾子回路にパルスを提供する。回路は、”ミス”信号を反転し、それを タイミングパルスでゲートする。グリッチを避けるために、タイミングパルスは 、”ミス”信号がスイッチした後に開始する。この信号速度は、どのくらいの多 くのビットが異なるのかということに依存し、これは、各々異なったビットが並 列トランジスタの一つをターンオンさせるからである。スイッチングは、１ビッ トだけが異なるとき、最も遅い。タイミングパルスはダミー比較回路を用いて発 生され、この回路は、単一ビットの差の時間をシミュレートする。この出力は、 イネーブルとＴａｇＭｏｄ［２］でゲートされ、これは、もしブロックがリフィ ルされている場合、”ヒット”を禁止する。このようなゲートを介しての遅延は 、スイッチングのグリッチを除去するタイミングマージンを提供する。 図１３は、タグローデコーダ９００を示し、これは、どのワードラインが主張 （アサート）されるかを選択する６ビットー６４ビットのローデコーダである。 デコーダの入力は、アドレス計算ユニット、アドレススタック、あるいは外部イ ンターフェースによって提供されるアドレスから選択される。アドレスは位相２ の終わりでラッチされ、その結果、次の位相１期間でｗｏｌｄラインが駆動され ている間は安定である。 デコードは、プリデコードとドライバーに分けられる。プリデコーダ９０１に おいて、上位３ビット（１３：１１）と下位３ビット（１０：８）は、３−８デ コーダ９０２と９０３によってそれぞれ個別にデコードされる。各プリデコーダ は、１つのハイ出力を有する。下位デコーダ９０３は、タグアレイをデスエイブ ルするために、すべての出力をローに強制することができ、これによって、タブ アレイの最大電力消費を削減することができる。これらのデコーダは、中央でア レイに隣接する。出力は、ウエイ間の信号をローデコーダまで駆動する。各出力 は、タグアレイ間に分散されることができる８つの負荷を駆動する。 各アレイには、６４のワードラインドライバー９１０がある。１つのドライバ ーは、プリデコーダ９０１からの１つの入力を論理的にアンドすることによって 選択される。”アンド“ゲートの出力は、各サイクルの終わりまで安定にするべ きである。これは、次のサイクルの最初の半分の間に、パルスを発生するために Φ１でゲートされる。 プリデコーダは、次のサイクル中で使用するために、その出力をラッチする特 別の回路を有する。出力は位相１でラッチされ、他方、ワードラインは駆動され ている。このラッチされた出力は、位相２で新しい入力の代わりに選択可能であ る。この選択は、選択信号の発生が遅すぎるため、プリデコーダの出力で行われ る（もし、ラッチされたデコードが使用されるなら、ラッチは、出力に結合され た入力とともに、次の位相１で透過される。これは、信号が等しいため、安定し ている）。 選択信号は、キャッシュヒット信号に基づいている。プロセッサーによるタグ チェックのため、タグは、キャッシュミスに伴う新しいアドレスとともに書込ま れる。外部インターフェースによるインターロガイト（質問）のため、タグは、 キャッシュヒットを伴う新しい状態とともに書込まれる。さもなくば、デコーダ は、新しいロケーションを選択する。 タグ状態は、プロセッサーと外部インターフェースの双方によって変更される 。プロセッサーは、キャッシュブロックのリフィルを開始した後のサイクル中に 新しいタグアドレスと状態を書込む。データはまだロードされていないので、状 態は始めのうちは“リフィリング（Ｒｅｆｉｌｌｉｎｇ）”にある。リフィルが 完了されたとき、外部インターフェースは、この状態をアップグレードする。二 次キャッシュブロックが置換されたり、あるいは外部の干渉に応答するときも、 データキャッシュの内容をチェックしなければならない。 タグ書込みは、２つのユニットが同一ブロックを変更する際の干渉を防止する ため、プロセッサーと外部インターフェース間で調整されなければならない。こ れは、大部分の状態を“原子的（Ａｔｏｍｉｃａｌｌｙ）に”変更させることに よって簡単にされる。すなわち、いずれかのユニットがタグの状態を変更するこ とを決定したときはいつも、次のサイクル上でそのタグを変更しなければならな い、ということである。これは、アップグレードされる前に、他のいかなる動作 もタグをアクセスすることを妨げる。プロセッサーは、それが、“リフィル”状 態である間、タグを変更しない。従って、外部インターフェースは、各リフィル 動作の終わりで、ブロックの新しい状態を簡単に書き込むことができる。ここで は、アトミック動作を必要としない。データキャッシュタグについての状態変更 は、表VIにリストされる。 表VIの最初の部分はプロセッサーの動作を示す。古い状態と修飾子ビット（及 びキャッシュヒット、外部インターフェース”ビジー”信号、及びプロセッサー リフィルイネーブル）は、新しい状態と修飾子ビットを決定するためにデコード される。下の部分は、外部インターフェース動作を示す。古い状態と修飾ビット はデコードされないが、キャッシュヒット信号が“マーク”（Ｍａｒｋ）動作の ために使用される。新しい状態と修飾子ビットは、外部インターフェースによっ て提供される。 アトミックタグ動作は、２つのサイクルを要求する。最初のサイクルは、タグ を読み出し、かつタグチェックを行う。２番目のサイクルは、条件付で新しい値 をタグに書込む。通常、最初のサイクルのみが要求される。例えば、データキャ ッシュは、典型的に９６％のヒット率を有し、このため、プロセッサーの２番目 のサイクルは、その時間の４％しか必要とされない。キャッシュバンド幅の浪費 を避けるために、第１のサイクルのみが割り当てられる。他のプロセッサーの動 作は、第２のサイクル間に予定されることが可能である。もし、第２のサイクル が必要であれば、他の動作と衝突するかもしれない。そのような動作は中断され 、いくつかのサイクル後に再び試みられる。外部インターフェースは、動作を再 度試みることができない。外部インターフェースは、自分自身のチェックサイク ル後に他の動作を予定しない。プロセッサーは、もし外部インターフェースが次 のサイクルの使用を要求した場合には、リフィル動作を遅らせる。 各キャッシュバンクは、そのタグのための個別の書込みイネーブルを持つ。プ ロセッサーは、状態とアドレスセクションの双方を書込む。外部インターフェー スは、状態のみを書込む。表VIIは、バンク０についての書込みイネーブル信号 を定義する。バンク１は、ビット５が“１”であることを除き、同様である。も し、リフィルが行われるか、あるいはタグチェックが、書込みを要求するならば 、タグアレイへの書込みは、前サイクルでイネーブルされる。 もし、キャッシュミスとリフィルがイネーブルされる場合には、プロセッサー は、タグチェック中にデータキャッシュリフィルを開始させることができる。リ フィルは、すべての以下の条件が適合される場合に、イネーブルされる。 これらの信号は、信号ＲｅｆＥｎに結合される。 １．仮想アドレスは、“キャッシュできる”属性を選択する。（“ノンーコヒー レント”、“イクスクルーシブ”、あるいは“シェアード（共有される）”） ２．命令は、“Ｓｔｏｒｅ Ｃｏｎｄｉｔｉｏｎａｌ”ではない。 （ＳＣは、常に以下の“Ｌｏａｄ Ｌｉｎｋｅｄ”命令を伴い使用される。Ｌ Ｌは、もし必要ならば、キャッシュをリフィルする。ＳＣがグラジュエイトする ときに、もし、アドレスされたブロックがもはやキャッシュ内にないならば、Ｓ Ｃは“失敗”であり、書込みは中止される。） ３．外部インターフェースミスーハンドリングー表（Ｍｉｓｓ−Ｈｎｄｌｉｎｇ −Ｔａｂｌｅ）は、ビジーではない。 （ＣＣＯＢｕｓｙ ビット１） ４．もしライトバックが要求される場合、二次キャッシュの書込みバッファは ビジーではない（ＣＣＯＢｕｓｙ ビット０）。これらの信号は、表 に示され るように、各キャッシュウエイについて別個のＡｖＦｏｒＲｅｆ信号に結合され る。 ５．古いキャッシュ状態修飾子は“リフィル”ではない（キャッシュブロックが ”リフィル”状態にあるとき、新しい動作が、そのブロックについての開始をす る前に完了するよう外部インターフェースを待たなければならない。）。 ６．アドレスキューは、リフィルをイネーブルし、キャッシュのウエイが利用で きることを示す（ＡＱＱＷａｖＯ：Ａｖ） ウエイは、すでにキューで“ロックされた”（ｌｏｃｋｅｄ）、あるいは“使 用された”（Ｕｓｅｄ）ようなフラッグが付されている場合には、リフィルのた めに利用できない。これは、別のエントリが、実存するブロックを必要としてい ることを示し、その結果、置換されることはない。もし、現在の命令が、キャッ シュデ従属をもつなら（ＤｅｐＲｏｗＣ）、１つのウエイは最も古い命令のため にリザーブされる必要があるため、いずれかのフラッグは２つのウエイを利用不 可能にする。 もし、外部インターフェースが次のサイクルで同一キャッシュバンクのタグア レイを使用するならば、ウエイはまたリフィルのために利用することはできない 。タグチェックはサイクル“Ｃ２”であるため、この連結は、“サイクルＣ２” の使用ビットをチェックする（ＥｘｔＵｓｅＣＤ）。 ブロックがデータキャッシュ内にリフィルされるときはいつも、タグ論理は、 表VIIに示すように、キャッシュのどのウエイが置換されるかを決定する。もし 、いずれかのウエイが”無効“であるならば、新しいブロックが、前のブロック を全く無効にすることなくロードされることが可能である。特に、もしブロック ０が無効の場合、これは置換される。さもなくば、もしブロック１が無効ならば 、これは置換される。 もし、２つのブロックが有効ならば、キャッシュは、有効なブロックを置換し なければならない。しかしながら、これらのブロックは、置換のために利用され ないかもしれない。キャッシュは、“リフィル”タグ状態、あるいはアドレスキ ューで”ロックされた“か”使用された“ブロックを保持しなければならない。 もし、ブロックが”リフィル”状態であるならば、最初のリフィルが完了するま では再度リフィルは行うことができない。もし、いずれのブロックも利用できな い場合、新しいリフィルは開始され得ない。もし、１つのブロックだけが利用可 能であるならば、それは置換される。もし２つのブロックが利用可能であれば、 “最も少なく最近使用された（ＬＲＵ）”ウエイがリフィルされる（次のサブセ クションを参照）。 ＲｅｆＥｎとＡｖＦｏｒＲｅｆ［１：０］信号は、サブセクション１６．３． ８に記述される。タグは、もしその状態がゼロでないか、あるいはその状態修飾 子が“リフィル”であるならば、“有効”である。ＬＲＵは、キャッシュタグア レイから読み出される。 この表は２つの信号を生成する。ＤＣＢｅｇｉｎＲｅｆは、リフィル動作が開 始されたことを示す。ＤＣＲｅｆＷａｙは、キャッシュのどのウエイがリフィル されるかを示す。 Ｄ．キャッシュインターフェース データキャッシュは、プロセッサーのロード／ストアユニットと外部インター フェースとインターフェースする。外部インターフェースは、プロセッサーとデ ータキャッシュに４ビットの”命令”コードを送り、実行している動作を示す。 これらの命令は、表VIIIにリストされる。 外部インターフェースは、実際のキャッシュ動作の前の２サイクルで、このよ うな命令、新しい状態コード、状態修飾子、インデックスアドレス、タグアドレ スを送る。キャッシュとアドレスキューはそれぞれ、次の２サイクル中での使用 のために、これらのフィールドをパイプラインする。 各々の外部命令に関して、表IXは、データキャッシュのデータアレイ、タグア レイ、及びアドレスキューで行われる動作をリストする。アドレスキューは、キ ャッシュのどのセクションが外部インターフェースによって必要とされているか を決定するために、このコードをデコードする。 もし、外部インターフェースが“Ｍａｒｋｉｎｖａｌｉｄ”か“ＭａｒｋＳｈ ａｒｅｄ”の命令を送るなら、外部インターフェースは、次のサイクルで同一バ ンクのタグアレイに命令を送らない。これらの動作は、読み出し／変更／書込み 動作を実行する。 外部インターフェースは、プロセッサーに、新しい動作をいつ受け入れること ができるかを示す”ビジー”信号を送る。ビット１は、ＭｉｓｓＨａｎｄｌｉｎ ｇ表がビジーかどうかを示す。もし、これがセットされれば、外部インターフェ ースは、新しい命令を受け入れることができない。ビット０は、ライトバックバ ッファがビジーかどうかを示す。もし、これがセットされれば、外部インターフ ェースは、一致しないブロックについてのリフィル要求を受け入れることができ ず、データは二次キャッシュにライトバックされる。 サイクル”ＣＯ”中に、外部インターフェースは、アドレスキューに１０ビッ トの“インデックス”アドレス（ＥＸＯＩｎｄｅｘ［１３：４］とＥＸＯＷａｙ ）を送り、２サイクル後に（サイクル”Ｃ２“）アクセスするデータキャッシュ ブロックを識別する。キューは、このブロックによって影響されるアクテイブな 命令を識別するために連結比較ポートを使用する。 データキャッシュは、次のサイクル（サイクル“Ｃ１”）中にデコードするた めにアドレスを記録する。 データキャッシュは、タグチェックサイクル中にアドレスとヒット信号を外部 インターフェースに提供する。 プロセッサタグチェックについて：（選択されたデータキャッシュバンクのタ グセクションから） ＤＣ２ＣｐｕＶＡｄｒ［１３：０］：データキャッシュは、ＡＣＵからの仮想 アドレスの“インデックス”ビットか、前のサイクル（“Ｃ１”）中のアドレス スタックをマルチプレクスする。このアドレスは、“Ｃ２”までレジスタで遅延 される。 ＤＣ２ＣｐｕＰＡｄｒ［３９：１２］：データキャッシュは、ＴＬＢからトラ ンスレートされた物理アドレスか、タグチェックサイクル中のアドレススタック をマルチプレクスする。 ５つの“ライトバッグ”フィールドは、キャッシュブロックを二次キャッシュ に書込むために、アドレスと状態を提供する。もし、キャッシュがヒットするな らば、これらのフィールドは、“ヒット”ウエイを選択する。さもなくば、もし 、リフィルが開始されるなら、それらは、リフィルされているウエイを選択する 。 ＤＣ２ＷＢＴａｇ［２２：１２］：タグは、一次キャッシュよりも多くのイン デックスビットを使用するため、二次キャッシュ内にデータを書込む位置の決定 を助ける。 ＤＣ２ＷＢＳｔａｔｅ［１：０］： ＤＣ２ＷＢＳＣＷａｙ：二次キャッシュ内のウエイ。 ＤＣ２ＷＢＩｎｄｅｘ： 外部インターフェースＴａｒチェックについて：（選択されたデータキャッシ ュバンクのタグセクションから） ＭＤＯＴａｇ「３９：１２」：このバスは双方向である。 ＤＣ２ＲｄＳｔａｔｅ［１：０］ ＤＣ２ＲｄＭｏｄ［２：０］ ＤＣ２ＲｄＳＣＷａｙ： 上記は本発明の好ましい実施例の完全な説明である一方、種々の変更、代替及 び等価なものが用いられることが可能である。例えば、キャッシュは、ｎ−ウエ イセットアソシエイテブキャッシュとして実行されることができる。他の変形は 、種々のブロックサイズ及び種々のサイズのアドレスラインを含む。それ故、上 記説明は、添付されたクレームによって定義される発明の範囲を限定するように 解釈するべきではない。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９６年５月１４日 【補正内容】 【図４】 【図５】 【図７】 【図１１】 キャッシュが読み出されるとき、同一のダブルワード位置は、セットを有する双 方のブロックから同時に読み出される。さらに、マルチプレクサを使用すること によって、読み書きするためのセンスアンプ数が減少され、これによって、ダイ 上の貴重なスペースをかなり節約することができる。 本発明の本質及び効果は、以下の詳細な説明および図面への参照をもって理解 することが できる。 図面の簡単な説明 図１は、スーパースカラープロセッサーの機能ブロック図を示し、 図２は、ロード／ストアユニットの機能ブロック図を示し、 図３は、キャッシュバンクのブロック図を示し、 図４は、キャッシュデータアレイと制御論理（コントロールロジック）のブロッ ク図を示し、 図５は、キャッシュデータアレイの各バンク内のブロック組織を示し、 図６はデータキャッシュの各バンク内のビット構成を開示する。 図７は、キャッシュ制御論理の論理図を示し、 図８は、キャッシュの２つのバンク間の接続を示し、 図９は、キャッシュタグメモリと制御論理のブロック図を示し、 図１０は、タグのビットフィールドを示し、 図１１ａ−１１ｂは、タグチェック論理を示し、 図１２は、キャッシュヒットパルスを発生するための論理図を示し、 図１３は、キャッシュタグアレイのためのローデコーダのブロック図を示す。 好ましい実施形態の詳細な説明 内容 Ｉ．スーパースカラープロセッサーアーキテクチャ Ａ．スーパースカラープロセッサーの概観 Ｂ．動作 II．ロード／ストアユニット Ａ．ロード／ストアユニットの概観 III．データキャッシュ Ａ．データキャッシュの概観 Ｂ．データアレイ １．データアレイ組織 ２．データアレイ制御論理 Ｃ．タグアレイ １．タグアレイ組織 ２．タグアレイ制御論理 Ｄ．キャッシュインターフェース Ｉ．スーパースカラープロセッサーアーキテクチャ 図１は、本発明に従いキャッシュメモリを含むスーパースカラープロセッサ１ ００の機能ブロック図を示す。プロセッサー１００は、一般に、カリフォルニア のマウンテンヴュー、シリコングラッフィクス社によって開発されたスーパース カラープロセッサーＲ１００００を表し、これは、本発明のキャッシュメモリに ついての１つの適用例だけを提供する。 Ａ．スーパースカラープロセッサーの概観 スーパースカラープロセッサーは、１命令以上のフェッチと実行を並列に行うこ とができる。プロセッサー１００は、１サイクルにつき４命令をフェッチしデコ ードする。各デコードされた命令は、３つの命令キュー（待ち）の１つに付加さ れる。これらのキューは、５つの実行パイプラインの各々に対してサイクル毎に 新しい命令を発することができる。 図１のブロック図は、命令パイプラインのステージを示すように配置され、種 々のプロセッサーの要素間の機能的な相互接続を示す。一般に、命令フェッチと デコードは、ステージ１と２において実行され、命令は、ステージ３の種々のキ ュー（待ち）から発せられ、命令の実行は、ステージ４−７において実行される 。 図１を参照すると、一次命令キャッシュ１０２は、１サイクルにつき４つの連 続する命令を読み出し、キャッシュブロック内のワード境界から開始する。ブラ ンチターゲットキャッシュ１０４、命令レジスタ１０６、命令デコード、及び従 属論理２００は、発せられた命令の部分を、浮動小数点（フローテイングポイン ト）マッピングテーブル２０４（６ビット単位で３２ワードのＲＡＭ）か、ある いは整数マッピングテーブル２０６（６ビット単位で３３ワードのＲＡＭ）に運 ぶ。これらのテーブルは、以下に述べられる、“レジスターリネイミング（ｒｅ ｎａｉｍｉｎｇ）”動作を実行し、これは、命令実行中の値を保持するために、 命令で識別された論理レジスタを物理レジスタ位置にリネイミングする。冗長マ ッピングメカニズムは、これらのテーブルに組み込まれ、ブランチの誤った予測 から効果的な復旧を容易にする。マッピングテーブル２０４と２０６は、浮動小 数点フリーリスト２０８（６ビット単位で３２ワード）と、整数フリーリスト２ １０（６ビット単位で３２ワード）とからもそれぞれ入力を受取る。双方のマッ ピングテーブルの出力は、順番にフリーリスト２０８と２１０の入力を供給する アクテイブリスト２１２に供給される。 ブランチユニット２１４はまた、図１に示されるように、命令レジスタ１０６ から情報を受取る。このユニットは、１サイクルにつき１ブランチ以上の処理を しない。ブランチユニットは、各条件付ブランチ毎に１エントリを含むブランチ スタック２１６を含む。プロセッサー１００は、最もありそうな通路を予測し、 かつその通路に沿って命令をデコードすることにより推論的に条件付ブランチを 実行することができる。 通常、各命令は、各ステージの単一サイクルのみを要求し、各ステージは、前の 命令が後のステージによって完了されている間に、新しい命令を開始することが できる。このため、新しい命令が、各サイクル間でしばしば開始可能である。 パイプラインは、命令が実行される速度を大幅に改良する。しかしながら、パ イプラインの効果的な使用は、いくつかの命令が並列に実行されることを要求す る。各命令結果は、命令がパイプラインに入った後の数サイクル間利用すること ができない。このため、新しい命令は、まだパイプラインの中にある命令結果に 依存しなくてもよい。 プロセッサー１００は、オリジナルのプログラム順で命令をフェッチし、デコ ードするが、これらの命令を順番以外で実行し、完了するかもしれない。一旦完 了すると、命令は、オリジナルのプログラムの順序で、“グラジュエイト（グラ ジュエイト）、ｇｒａｄｕａｔｅ”される。フェッチ命令は、図１に示すように 、命令キャッシュから命令を読み出すことによって実行される。命令デコード動 作は、従属チェックとレジスタのリネイミングを含み、これらは、命令デコード 及び従属ロジック２００と、マッピングテーブル２０４か２０６によってそれぞ れ行われる。上記のように識別された実行ユニットは、命令のオペランドからの 演算結果を計算する。結果が計算されてレジスタファイル３０２か３０６によっ て識別された一時レジスタに蓄積されたとき、実行は完了される。最終的に、グ ラジュエイト（グラジュエイト）は、新しい固定値としてこの一時的な結果を引 き渡す。 命令は、その命令とすべての前の命令が首尾よく完了されたときのみ、グラジ ュエイトすることができる。命令がグラジュエイトされるまで、命令は中断する ことが可能であり、すべての前のレジスタとメモリ値が、例外を伴う正確な状態 にリストア（復元）されることが可能である。この状態は、次の命令に割り当て られた一時的な物理レジスタを“アンーネイミング（ｕｎｎａｍｉｎｇ）”する ことによってリストアされる。レジスタは、古いデステイネーションレジスタを 関連されたマッピングテーブルに書き込み、かつ新しいデステイネーションレジ スタをフリーリストに戻すことによって、無名(unmamed)にされる。リネイミン グ(renaming)は、逆のプログラム順で行われ、最終的に論理レジスタが一度以上 使用された。リネイミングの後、レジスタファイル３０２と３０６は、その例外 より前の命令によって生成された固定値のみを含む。しかしながら、命令がグラ ジュエイトされると、すべての前の値は失われる。 マイクロプロセッサー１００は、データキャッシュを増大するための２次キャッ シュを含む。スペースの利用可能性に依存して、二次キャッシュ４３２は、個別 のチップとして実行することができる。 すべての“キャッシュされる”動作は、最初にデータキャッシュ４２４をアク セスする。もし、データがそこに存在していれば（“キャッシュヒット”）、ロ ードが２サイクルで完了される。さもなくば、二次キャッシュへのアクセスが開 始される。もし、“ヒット”したならば、一次キャッシュは、”リフィル（補充 ）、refilled）され”、ロードが少なくとも８サイクルを要する。さもなくば、 メインメモリは読み出されなければならず二つのキャッシュもリファイルされな ければならない。このような場合、ロードは、かなり長い時間を要するであろう 。マイクロプロセッサー１００は、キャッシュされる動作を”順番以外で”実行 する。命令のアドレスは、たとえもし前の命令が有効になるべきインデックスレ ジスタを待っているにしても、インデックスが有効になるや否や計算されること が可能である。キャッシュミスは、後の命令を妨げず（”ノンブロッキング”） 、ユニットは、８つのキャッシュミスが処理されるまでの間、新しい動作を開始 することができる。 “キャッシュされない”動作は、キャッシュをバイパスし、常にシステムバス をアクセスする。典型的に、キャッシュされない動作は、入力／出力装置や特別 の目的のメモリをアクセスする。 キャッシュされない動作は、命令がグラジュエイトしかけているときにのみ実 行される。キャッシュされない動作は、例外の事象で未処理であることは許され ないので、オリジナルのプログラム順序で連続的に行われる。キャッシュされな い書き込みと読み出しの双方は、Ｉ／Ｏサブシステムの状態を変更することがで きる。キャッシュされない動作は、アドレススタックに保持されるが、従属チェ ックはこれらについて一切行われない。キャッシュされないストアのオペランド は、ストアバッファにコピーされるが、ロードバイパスは一切生じ得ない。スト アがグラジュエイトするとき、バッファされたデータは外部インターフェースに 転送される。 キャッシュされない動作は、それらがグラジュエイトするまで遅延されるけれ ども、キャッシュされた動作は、順番以外で進行され得る。すなわち、次のキャ ッシュされるロードが実行可能であり、そして、キャッシュされたストアが、タ グチェックとキャッシュリフィル（補充）を開始できる。 プリフェッチ命令は、メモリブロックを一次キャッシュと二次キャッシュにフ ェッチするのに使用される。それらは、キャッシュをリフィルするために必要な 遅延を減少させることによって性能を増加するために使用され、しかし、それら は、プログラムの論理実行には何ら影響がない。プリフェッチ命令は、予測可能 なメモリアクセスをもつけれども高いキャッシュミス率をもつプログラムをかな り改良することができる。 リフィル状態は、キャッシュタグに記録される。しかしながら、アドレススタッ クのエントリが”済み”であるため、完了されるべきリフィルを待たない。 ロード／ストアユニットは、推論的に命令を実行することができる。これらは 、ブランチが逆の場合には中止される必要がある。もし、中止された命令が、キ ャッシュのリフィルを模倣するならば、リフィルの動作は完了されるにちがいな い。これらのリフィルは、プロセッサーの命令にもはや対応しないので、オーフ ァンス（orphans）と呼ばれる。プリフェッチ命令はまた、最初のタグサイクル が完了されるや否や”済み”となるので、オーファンスを生じさせる。 このキャッシュブロックのアドレスタグは、キャッシュのリフィルが完了され るまで、”リフィリング（補充する）”状態で残る。もし、次の命令が、このキ ャッシュブロックをアドレスするならば、これは、”リフィルの待ち”状態で最 初にこのブロックを使用することができる。 B.動作 図２を参照すると、ロード／ストアユニット４１６は、アドレスキュー３０８ 、アドレススタック４２０、アドレス計算ユニット（ＡＣＵ）４１８、ストアア ライナ４３０、ロードアライナ４２８、トランスレーションルックサイドバッフ ァ（ＪＴＬＢ）４２２、及びデータキャッシュ４２４を含む。データキャッシュ ４２４は、セットアソシエイテブデータキャッシュであり、キャッシュタグアレ イ６５０、キャッシュデータアレイ６１０、及びタグチェックロジック６６０を 含む。ＴＬＢとデータキャッシュは、ロード命令のためのレイテンシイを減少さ せるために並列に動作するように構成され、動作速度で約１５％の性能改善をす る。 アドレスキュー３０８は、レジスタファイル３０６とアドレス計算ユニット４ １８と連絡する。アドレスキューは、環状のファーストイン−ファーストアウト （ＦＩＦＯ）バッファのように構成された１６エントリを含み、キャッシュを操 作する、ロード、ストア、及び”キャッシュ”命令のようなすべてのメモリ命 令の軌跡を保持する。メモリ命令がデコードされるとき、それは、キューの底で 次の連続的なエントリに割り当てられる。命令がグラジュエイトするとき、それ は、リストの上部から除去される。グラジュエイションは、命令がエラーなしで 完了し、かつ前の命令がグラジュエイトされた場合に生じる。命令は、たとえそ れらが順番通りに実行されないおそれがあるにしても、オリジナルのプログラム の順番でグラジュエイトされる。 ストアパスは、レジスタファイル３０２と３０６からデータキャッシュ４２４ へレジスタ値を書き込むために提供される。ストアアライナ４３０は、キャッシ ュに書き込まれるべきデータを整合する。バイパスパス６０１は、キャッシュさ れない動作についてのデータがデータキャッシュをバイパスするようにする。 さらに、バイパスパス３９０は、ロード／ストアユニットの性能を改良するた めに提供される。マイクロプロセッサーが、データが書き込まれている同一サイ クル中にある位置を読み出しているとき、バイパスパス３９０は、データがレジ スタファイルかメモリを迂回するようにする。例えば、実行ユニットの結果は、 そのような結果がレジスタファイルに書き込まれる間に従属命令が実行できるよ うに、オペランドレジスタに直接にマルチプレクスされることを可能にする。こ のバイパスは、オペランドレジスタ数が前の命令のデステイネーションレジスタ 数と等しい時はいつでも選択される。 物理タグと仮想インデックスは、アドレススタック４２０にも書き込まれ、ア ドレススタック４２０は、アドレスキューの論理的な部分であるけれどもレイア ウトの考慮のために物理的に離される。 マイクロプロセッサーは、アドレスキューの各命令に対応する物理メモリを蓄 積するためにアドレススタック４２０を使用する。従って、アドレススタックは 、アドレスキューと同じエントリ数で実行される。データは、アドレス計算シー ケンス中にアドレススタック４２０にロードされる。 III．データキャッシュ Ａ．データキャッシュ概観 データキャッシュ４２４は、メインメモリの”キャッシュできる”領域をアク セスする命令をロードしたり蓄積するために使用される。データキャッシュ４２ ４は、２つの同一バンク、バング”０”とバンク”１”でインターリーブされる 。 アレイは、仮想アドレスのインデックス部分（ビット１３：０）を用いて“仮 想的にインデックスされる”。ビット５は、バンク＃０かバンク＃１を選択する 。ビット２：０は、ダブルワード内のバイトを選択し、ビット４：３は、ブロッ ク内のダブルワードを選択する。ビット１３：６、これはアレイ内のブロックを アドレスし、２５６”ワードライン”の一つを選択するためにデコードされる。 各ワードラインは、８つのダブルワード、あるいは２つのブロックを含む。ビッ トは、これらのブロック内のダブルワードがプロセッサーや外部インターフェー スの動作のために区別してアクセスされるように、インターレースされる。プロ セッサーは、２つのブロックを有するダブルワードを連結的にアクセスする。他 方、外部インターフェースは、同一ブロック内の２つのダブルワードをアクセス する。 個別のアドレスマルチプレクサがデータとタグのアレイのために提供される。 マルチプレクサ６２１は、データアレイ６１０による使用のために、外部インタ ーフェース、アドレスキュー、アドレススタック、及びＡＣＵの中からのアドレ ス入力を選択する。タグアレイに関する限り、マルチプレクサ６２０は、外部イ ンターフェース、アドレススタック、あるいはＡＣＵからアドレス入力を選択す る。マルチプレクサ６１０と６２０のための選択信号（タグの選択とデータの選 択）は、アドレスキューによって発生され、そして、表IIに示されるように、ど の機能ユニットが各アレイを制御しているかを決定するために、キャッシュ制御 論理によってデコードされる。 別のデータマルチプレクサがまた、タグとデータのアレイのために設けられる。 マルチプレクサ６２５は、タグアレイに書き込みを行うために、外部インターフ ェースかＪＴＬＢのいずれかからアドレスを選択する。マルチプレクサ６３０と ６３１は、データアレイに書き込むために、外部インターフェースかレジスタフ ァイルからのデータを選択する。 キャッシュ部分がアドレス選択値”００”によって示されたように使用されな いとき、それはパワーダウンである。パワーダウンモードでは、アドレスデコー ダは、それがワードラインを選択しないようにデイスエイブルされ、ダミーワー ドラインは、センスアンプのいずれもがターンオンしないように、デイスエイブ ルされる。デコーダは、第１レベルのゲートの余分の入力を用いてデイスエイブ ルされる。 ある実施例では、データキャッシュは、リセット期間中にハードウエアによっ て初期化されない。これらの実施例は、データキャッシュの使用を開始する前に 、すべてのタグを”無効”状態に初期化させるためのブートストラッププログラ ムを要求する。もし、ブロックが”無効”であれば、そのデータアレイの内容は 使用されない。 Ｂ．データアレイ １．データアレイの組織 図４を参照すると、データアレイ６１０は２５６行を含む。デコーダ４５０は 、ワードラインをハイに駆動することによってどの行がアクセスされるかを選択 する。各ワードラインは、５７６のセル（５１２データビットと６４パリテイビ ット）あるいはビットからなる行を駆動し、そしてゲートされ、３２セル毎にバ ッファされる。５７６ビットは、４ダブルワード（１ワードは４バイトに等しい ）を含む各ウェイをもつ１つのキャッシュセットに等しい。 ダブルワード内の４６０によって表わされる各ビットは、８つのセル４６１ａ ー６１ｈを含む。セルは、キャッシュの各ウエイの４タブルワードの各々からの １ビットに対応する。各セルの上の数は、キャッシュのウエイを表 し、下の数は、ウエイ内のダブルワード数を表す。 マルチプレクサ４７０は、信号Ｓ０によって制御され、センスアンプ４７５に 入力するために、４ビット（ブロック内の４ダブルワードの各々からの１つ）か ら１ビットを選択する。センスアンプの出力は、サブーアレイ０からのデータを 表す。 それ以後、データは、位相マルチプレクサ回路４９５に進められ、この回路は、 クロックサイクルΦ１の期間で第１のダブルワードを、同一クロックサイクルの Φ２期間で第２のダブルワードを書き込む。パリテイチェッカー４７８は、適当 なパリテイのためにダブルワードのすべてのバイトをチェックし、もしエラーが 発生したら、プロセッサーは、”外部インターフェースデータキャッシュエラー ”の例外を取る。 データは、レジスタファイルか、あるいは外部インターフェースのいずれかか らキャッシュアレイに書き込まれる。レジスタファイルからのデータは、ストア アライナ４３０によって整合され、マルチプレクサ４８８と４８９によって外部 インターフェースからのデータとマルチプレクスされる。マルチプレクサは、選 択信号に従ってデータを選択し、セルの各列の下に位置されたドライバ４６９ａ ー４６８ｈを介してキャッシュに書き込む。これらのドライバは、書き込まれて いるアドレスに従いイネーブルされる。レジスタストアのためにパリテイ発生器 ４９９ａによって発生された、あるいは外部インターフェースストアのためにパ リテイ発生器４９９ｂにいよって発生された偶数パリテイビットは、データキャ ッシュに蓄積された各バイトに付加される。各パリテイビットは、そのバイトが 書き込まれるときはいつも、書き込まれる。 前述したように、データアレイは、２つの別のアクセスパターンに組織化され る。ブロックを二次キャッシュにロードしたりコピーする間に、２つのデータア レイは、同一ブロック内の一対の隣接するダブルワードをアクセスする。タグチ ェックと同時に起こる読み出しに関し、各アドレスされたワードは、２つのブロ ックから読み出され、一致するタグを有するブロックが選択される。他のブロッ クからのデータは無視される。書き込みに関し、これはタグチェックが完了した 後で生じるが、アドレスされたブロックだけが書き込まれる。 図５を参照すると、キャッシュアレイの各ブロックは、いずれかのアクセスパ ターンを許可するために、２キャッシュウエイ間でワード４５５−４５８が交替 するように構成される。これは、アレイがキャッシュウエイに対応していないか らである。 ダブルワード０は、いずれかのアレイにあることができる。ブロック４５９ａ にとって、偶数のダブルワード（Ａｄｒ［３］＝０）がアレイ０内にあり、奇数 ダブルワードがアレイ１内にある。ブロック４５９ｂでは反転される。これは、 もし、各ウエイからのデータラインが２−ダブルワードの幅でないならば、従来 の２−ウエイセットアソシエイテブで不可能であったであろう、同一ウエイから の２つのダブルワードのアクセスを可能にする。これは、２倍のセンスアンプ数 を必要とする。また、マルチプレクサを使用することによって、外部インターフ ェースは、クウオードワードアクセス内のダブルワードをスワップすることがで きる。 Ｃ．タグアレイ １．タグアレイの組織 キャッシュタグアレイは、データアレイの各８−ワードブロックにつき３６ビ ットアドレスタグを蓄積し、かつ、データアレイの約８分の１のビットを持つ。 各行につき６４ワードライン（データアレイの１／４）と２８８セル（半分以下 ）がある。このため、タグアクセス時間は、データアレイよりも高速である。 キャッシュデータアレイと同様に、キャッシュタグアレイは、２つの同一のバ ンクに分割され、各々は、プロセッサーや外部の要求に対して独立に動作するこ とができる。バンクは、ブロックアドレス（ビット＃５）の低位ビットによって 選択される。キャッシュタグアレイは、仮想アドレスビット［１３：６］によっ てアドレスされ、これは、２つのブロックのセットを選択する。各バンクには２ ５６セットがある。各セットは、２つのブロックを含む。このため、２つのバン クは、１０２４ブロック（キャッシュサイズが３２Ｋバイトー３２バイト／ブロ ック）を含む。各セットの２つのタグは、並列に読み出され、キャッシュがアド レスされたデータを含むかどうか（”ヒット”）を決定するために、所望の物理 アドレス（ビット３７：１２）と同時に比較される。 図９は、タグバンクの１つと関連した制御論理を例示する。タグアレイは６４ の行を含む。デコーダ７５２は、仮想アドレスビット１８：８を用いてワードラ インをハイに駆動することによってどの行がアクセスされるかを選択する。各ワ ードライン７５３は、２８８（８つの３６ビットタグ）の行を駆動する。３６ビ ットは、４タグを含む各ウエイを持つ１つのタグセットに等しい。 タグの各ビット７５１に関して、８セル７５５ａ−７５５ｈが設けられる。セ ルは、キャッシュの各ウエイの４つのタグの各々からの１ビットに対応する。３ ６ビットタグについて、これは３６回繰り返される。 各セルの上の数はウエイを表し、下の数はウエイの行内のタグ数を表す。デー タアレイと異なって、タグビットは、各サブアレイが同一のウエイに属するタグ のみを含むように、インターリーブされる。 マルチプレクサ７５８は、信号の仮想アドレスビット７：６によって決定され るように、センスアンプ７６０に入力するために、４ビット（４タグの各々から １つ）から１ビットを選択する。センスアンプの出力は、ウエイ０からのタグデ ータ（タグ０）を表す。同様に、マルチプレクサ７５９とセンスアンプ７６１は 、ウエイ１から選択されたタグデータ（タグ１）を出力する。この方法では、各 セットからの２つのタグが並列に読み出される（バンク０からの２つとバンク１ からの２つ）。再度、マルチプレクサの使用は、必要とされるセンスアンプ数を 減少させる。 各バンクは、４つのタグチェック比較器を有し、プロセッサ（７５６と７６６ ）についての２つと、外部インターフェース（７６３と７６８）についての２つ である。各々は、キャッシュが、２つの独立２−ウエイセットアソシエイテブバ ンクでインターリーブされるため、２つの比較器を必要とする。各バンクは、プ ロセッサーか外部インターフェースのいずれかのために２つのタグを読み出すこ とができる。これらのタグ信号は、比較器の入力でマルチプレクサ７７０ー７７ ３を使用してマルチプレクスされる。 マイクロプロセッサーは、ＪＴＬＢからトランスレートされた物理アドレスか 、タグと比較するアドレススタックからのアドレスのいずれかを選択するために 、マルチプレクサ７７６を使用する。ＪＴＬＢは、重要なタイミング通路である 。比較の結果がキャッシュ”ヒット”信号である（もし、タグが存在すればヒッ トであり、タグが存在しなければミスである）。また、タグパリテイビットは、 パリテイチェッカー７６７と７６８によってチェックされる。パリテイエラーは 例外を引き起こす。 外部インターフェースあるいはロード／ストアユニットのいずれかからのタグ は、タグアレイに蓄積されることができる。マルチプレクサ７７５は、データを タグの適切な位置に書き込むために、仮想インデックスに従い選択的にイネーブ ルされる所望のタグとバッファ７５６ａー５６ｈを選択する。パリテイ発生器は 、タグがアレイに書き込まれるときはいつでもパリテイを発生する。 図１０を参照すると、各タグは次のフィールドを含む；アドレス７８５、パリ テイ７８６、ウエイ７８７、状態７８８、パリテイ７８９、修飾子８９０、及び ＬＲＵ（最も少なく最近使用された）７９１である。タグフィールドは、表IVに 述べられる。 ブロックがキャッシュにリフィルされるとき、このビットは、ロード命令のため に最初’０’であるか、あるいはストア命令のために’１’である。ストア命令 が、このブロックを使用するときはいつでも、後からセットされることが可能で ある。 ビット０は、リフィル、あるいは書き込まれたビットのいずれもがセットされ ないときに、セットされる。このビットは、状態修飾子フィールドに関する奇数 パリテイチェックとして働く。各有効状態は、１つの“１”ビットセットを有す る。 ３ビットは、３つの状態を符号化する。各コードは、１ビットセットを持って いるため、奇数パリテイを効率よく実行する。パリテイエラーは、もし他のパタ ーンが読まれるなら、信号を発する。 ２．タグアレイ制御論理 アドレスキューは、データキャッシュが要求するデータを含んでいるかどうか を決定するために”タグチェック”サイクルを実行する。外部インターフェース は、二次キャッシュブロックを無効化するときに、タグチェックサイクルを実行 する。 図１１ａは、タグチェック回路の１実施例を示す。２つの２８ービットアドレ スタグ（物理アドレスビット３９：１２）への所望のアドレスは、それぞれイク スクルーシブーオアゲート８０１において対応するタグビットと比較される。簡 潔のために、一つのゲートだけが例示されるが、当業者にとってビット毎に一つ のゲートがあることは明らかであろう。もし、ビット位置が異なれば、ゲート８ ０１の出力は、”キャッシュミス”を示す論理”０”である。イクスクルーシブ ーオアゲートの出力は、Φ２の立ち上がりを用いて、２８ー入力ダイナミック” オア”ゲート８０２で結合される。ダイナミック”オア”はスタチックゲートよ りも非常に高速であるが、クロックのタイミングとスキュー（ｓｋｅｗ）に依存 する。ダイナミック”マッチ”ノード８０３は、Φ１間にハイにプリチャー ジされる。これは、もしアドレスビットが一致しない場合、Φ２間にデイスチャ ージされる。こうして信号は、”ヒット”についてハイを維持し、”ミス”はΦ ２の開始直後にフォーリング（落下）エッジとなる。ダイナミックオアゲートの 出力は、インバーター８０３によって反転され、これの出力は、”ミス”がある 時にΦ２の開始後約２．５ゲートー遅延で上昇するパルスである。さもなくば、 その出力はゼロを維持する。この明瞭な出力信号は、次の論理を単一のエッジ遷 移に関して最適化させる。これはまた、長い距離を分散される６４ビットバス上 のノイズを最小限にする。 （５番目の条件であるＩｇｎｏｒｅＨｉｔＡ＆ＩｇｎｏｒｅＨｉｔＢは省かれた 。キャッシュは、双方のウエイ上にヒットを同時に適切に発生することができな いため、これは冗長である）。 出力信号は、位相２中のパルスである。これは、長い配線を駆動するためにバッ ファされる。この立ち上がりエッジは、出力バッファのトランジスタのレシオを 取ることによって速度に関して最適化される。 図１２は回路８７０を示し、これは、各”キャッシュヒット“についてのＬＲＵ とタグ修飾子回路にパルスを提供する。回路は、”ミス”信号を反転し、それを タイミングパルスでゲートする。グリッチを避けるために、タイミングパルスは 、”ミス”信号がスイッチした後に開始する。この信号速度は、どのくらいの多 くのビットが異なるのかということに依存し、これは、各々異なったビットが並 列トランジスタの一つをターンオンさせるからである。スイッチングは、１ビッ トだけが異なるとき、最も遅い。タイミングパルスはダミー比較回路を用いて発 生され、この回路は、単一ビットの差の時間をシミュレートする。この出力は、 イネーブルとＴａｇＭｏｄ［２］でゲートされ、これは、もしブロックがリフィ ルされている場合、”ヒット”を禁止する。このようなゲートを介しての遅延は 、スイッチングのグリッチを除去するタイミングマージンを提供する。 図１３は、タグローデコーダ９００を示し、これは、どのワードラインが主張 （アサート）されるかを選択する６ビットー６４ビットのローデコーダである。 デコーダの入力は、アドレス計算ユニット、アドレススタック、あるいは外部イ ンターフェースによって提供されるアドレスから選択される。アドレスは位相２ の終わりでラッチされ、その結果、次の位相１期間でワードラインが駆動されて いる間は安定である。 デコードは、プリデコードとドライバーに分けられる。プリデコーダ９０１に おいて、上位３ビット（１３：１１）と下位３ビット（１０：８）は、３−８デ コーダ９０２と９０３によってそれぞれ個別にデコードされる。各プリデコーダ は、１つのハイ出力を有する。下位デコーダ９０３は、タグアレイをデスエイブ ルするために、すべての出力をローに強制することができ、これによって、タブ アレイの最大電力消費を削減することができる。これらのデコーダは、中央でア レイに隣接する。出力は、ウエイ間の信号をローデコーダまで駆動する。各出力 は、タグアレイ間に分散されることができる８つの負荷を駆動する。 各アレイには、６４のワードラインドライバー９１０がある。１つのドライバ ーは、プリデコーダ９０１からの１つの入力を論理的にアンドすることによって 選択される。”アンド“ゲートの出力は、各サイクルの終わりまで安定にするべ きである。 もし、キャッシュミスとリフィルがイネーブルされる場合には、プロセッサー は、タグチェック中にデータキャッシュリフィルを開始させることができる。リ フィルは、すべての以下の条件が適合される場合に、イネーブルされる。 これらの信号は、信号ＲｅｆＥｎに結合される。 １．仮想アドレスは、“キャッシュできる”属性を選択する。（“ノンーコヒー レント”、“イクスクルーシブ”、あるいは“シェアード（共有される）”） ２．命令は、“Ｓｔｏｒｅ Ｃｏｎｄｉｔｉｏｎａｌ”ではない。 （ＳＣは、常に以下の“Ｌｏａｄ Ｌｉｎｋｅｄ”命令を伴い使用される。Ｌ Ｌは、もし必要ならば、キャッシュをリフィルする。ＳＣがグラジュエイトする ときに、もし、アドレスされたブロックがもはやキャッシュ内にないならば、Ｓ Ｃは“失敗”であり、書込みは中止される。） ３．外部インターフェースミスーハンドリングー表（Ｍｉｓｓ−Ｈｎｄｌｉｎｇ −Ｔａｂｌｅ）は、ビジーではない。 （ＣＣＯＢｕｓｙ ビット１） ４．もしライトバックが要求される場合、二次キャッシュの書込みバッファはビ ジーではない（ＣＣＯＢｕｓｙ ビット０）。これらの信号は、表 に示される ように、各キャッシュウエイについて別個のＡｖＦｏｒＲｅｆ信号に結合される 。 ５．古いキャッシュ状態修飾子は“リフィル”ではない（キャッシュブロックが ”リフィル”状態にあるとき、新しい動作が、そのブロックについての開始をす る前に完了するよう外部インターフェースを待たなければならない。）。 ６．アドレスキューは、リフィルをイネーブルし、キャッシュのウエイが利用で きることを示す（ＡＱＱＷａｖＯ：Ａｖ） ウエイは、すでにキューで“ロックされた”（ｌｏｃｋｅｄ）、あるいは”使 用された”（Ｕｓｅｄ）ようなフラッグが付されている場合には、リフィルのた めに利用できない。これは、別のエントリが、実存するブロックを必要としてい ることを示し、その結果、置換されることはない。もし、現在の命令が、キャッ シュデ従属をもつなら（ＤｅｐＲｏｗＣ）、１つのウエイは最も古い命令のため にリザーブされる必要があるため、いずれかのフラッグは２つのウエイを利用不 可能にする。 もし、外部インターフェースが次のサイクルで同一キャッシュバンクのタグア レイを使用するならば、ウエイはまたリフィルのために利用することはできない 。タグチェックはサイクル“Ｃ２”であるため、この連結は、“サイクルＣ２” の使用ビットをチェックする（ＥｘｔＵｓｅＣＤ）。 タグチェックはサイクル“Ｃ２”であるため、この連結は、“サイクルＣ２”の 使用ビットをチェックする（ＥｘｔＵｓｅＣＤ）。 ブロックがデータキャッシュ内にリフィルされるときはいつも、タグ論理は、 表に示すように、キャッシュのどのウエイが置換されるかを決定する。もし、い ずれかのウエイが”無効“であるならば、新しいブロックが、前のブロックを全 く無効にすることなくロードされることが可能である。特に、もしブロック０が 無効の場合、これは置換される。さもなくば、もしブロック１が無効ならば、こ れは置換される。 もし、２つのブロックが有効ならば、キャッシュは、有効なブロックを置換し なければならない。しかしながら、これらのブロックは、置換のために利用され ないかもしれない。キャッシュは、“リフィル”タグ状態、あるいはアドレスキ ューで”ロックされた“か”使用された“ブロックを保持しなければならない。 もし、ブロックが”リフィル”状態であるならば、最初のリフィルが完了するま では再度リフィルは行うことができない。もし、いずれのブロックも利用できな い場合、新しいリフィルは開始され得ない。もし、１つのブロックだけが利用可 能であるならば、それは置換される。 もし、１つのブロックだけが利用可能であるならば、それは置換される。もし２ つのブロックが利用可能であれば、“最も少なく最近使用された（ＬＲＵ）”ウ エイがリフィルされる（次のサブセクションを参照）。 ＲｅｆＥｎとＡｖＦｏｒＲｅｆ［１：０］信号は、サブセクション１６．３． ８に記述される。タグは、もしその状態がゼロでないか、あるいはその状態修飾 子が“リフィル”であるならば、“有効”である。ＬＲＵは、キャッシュタグア レイから読み出される。 この表は２つの信号を生成する。ＤＣＢｅｇｉｎＲｅｆは、リフィル動作が開 始されたことを示す。ＤＣＲｅｆＷａｙは、キャッシュのどのウエイがリフィル されるかを示す。 Ｄ．キャッシュインターフェース データキャッシュは、プロセッサーのロード／ストアユニットと外部インター フェースとインターフェースする。外部インターフェースは、プロセッサーとデ ータキャッシュに４ビットの”命令”コードを送り、実行している動作を示す。 これらの命令は、表IXにリストされる。 外部インターフェースは、実際のキャッシュ動作の前の２サイクルで、このよ うな命令、新しい状態コード、状態修飾子、インデックスアドレス、タグアドレ スを送る。キャッシュとアドレスキューはそれぞれ、次の２サイクル中での使用 のために、これらのフィールドをパイプラインする。 各々の外部命令に関して、表Ｘは、データキャッシュのデータアレイ、タグア レイ、及びアドレスキューで行われる動作をリストする。アドレスキューは、キ ャッシュのどのセクションが外部インターフェースによって必要とされているか を決定するために、このコードをデコードする。

Claims (1)

1. 【特許請求の範囲】 １．幅が“ワード”として引用されるデータパスを有するプロセッサーにおいて 、データ情報を蓄積し、かつタグとインデックスを有するアドレスによってアク セスされるメモリアレイは； 複数のＲＡＭセルであって、前記複数のＲＡＭセルの各々は、その行と列が 選択されるときにイネーブルされ、前記アレイの前記行は前記インデックスの上 位部分によって選択され、前記行は複数のワードからなるデータのブロックを表 し、各ワードは複数のビットからなり、前記インデックスの下位部分は複数の列 を選択し、前記複数の列は１ワード長を表す、前記ＲＡＭセルと、 複数のマルチプレクサであって、前記複数のマルチプレクサの各々は、前記 ブロックの前記複数のワードから１ビットを選択する、前記複数のマルチプレク サと 複数のセンスアンプであって、前記複数のセンスアンプの各々は、前記複数 のマルチプレクサの１つに結合され、前記センスアンプは前記インデックスによ って選択された１ワードを出力する、前記複数のセンスアンプと 前記インデックス部分に従いどの行とワードが選択されるかを決定する制御 ロジックとを 有することを特徴とするメモリアレイ。 ２．請求の範囲第１項において、前記アレイは、第２のアレイにインターリーブ される第１のアレイを含み、各アレイは独立に動作することができることを特徴 とするメモリアレイ。 ３．請求の範囲第２項において、前記第１と第２のアレイはそれぞれ、データを 蓄積するためのデータアレイと、前記タグを蓄積するためのタグアレイとを含み 、前記タグアレイは２つのデータワードをアクセスすることができ、前記タグア レイは２つのタグをアクセスすることができることを特徴とするメモリアレイ。 ４．請求の範囲第３項において、前記データアレイは、２−ウエイアソシエイテ ブであり、並列に２ワードをアクセスすることができることを特徴とするメモ リアレイ。 ５．幅が“ワード”として引用されるデータパスを有するプロセッサーにおいて 、データ情報を蓄積し、かつタグとインデックスを有するアドレスによってアク セスされるメモリアレイは； 複数のＲＡＭセルであって、前記複数のＲＡＭセルの各々は、その行と列が 選択されるときにイネーブルされ、前記アレイの前記行は前記インデックスの上 位部分によって選択され、前記行は複数のワードからなるデータのブロックを表 し、各ワードは複数のビットからなり、前記インデックスの下位部分は複数の列 を選択し、前記複数の列は１ワード長を表す、前記ＲＡＭセルと、 前記ブロックの前記複数のワードから１ビットを選択する手段と、 複数のセンスアンプを出力する手段であって、前記複数のセンスアンプの各 々は前記複数のマルチプレクサの１つに結合され、前記センスアンプは前記イン デックスによって選択された１ワードを出力する、前記手段と、 前記インデックス部分に従い選択された行とワードを決定する手段とを有す ることを特徴とするメモリアレイ。