JPH1116344A - ３トランジスタ型ｄｒａｍメモリ装置 - Google Patents
３トランジスタ型ｄｒａｍメモリ装置Info
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- JPH1116344A JPH1116344A JP9168904A JP16890497A JPH1116344A JP H1116344 A JPH1116344 A JP H1116344A JP 9168904 A JP9168904 A JP 9168904A JP 16890497 A JP16890497 A JP 16890497A JP H1116344 A JPH1116344 A JP H1116344A
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Abstract
(57)【要約】
【課題】 メモリセルアレイの面積の増大を招くことな
く、高雑音耐性を実現することができ、さらに、動作時
の貫通電流をなくし、消費電力を削減することができる
３トランジスタ型ＤＲＡＭメモリ装置を提供することに
ある。 【解決手段】 データ対線が、その一のデータ線に接続
されるメモリセルのデータ読み出しノード、データ書き
込みノードそれぞれの個数が他の一のデータ線に接続さ
れるメモリセルのデータ読み出しノード、データ書き込
みノードそれぞれの個数と等しくなるように構成されて
いる３トランジスタ型ＤＲＡＭメモリ装置。
く、高雑音耐性を実現することができ、さらに、動作時
の貫通電流をなくし、消費電力を削減することができる
３トランジスタ型ＤＲＡＭメモリ装置を提供することに
ある。 【解決手段】 データ対線が、その一のデータ線に接続
されるメモリセルのデータ読み出しノード、データ書き
込みノードそれぞれの個数が他の一のデータ線に接続さ
れるメモリセルのデータ読み出しノード、データ書き込
みノードそれぞれの個数と等しくなるように構成されて
いる３トランジスタ型ＤＲＡＭメモリ装置。
Description
【０００１】
【発明の属する技術分野】本発明は、３トランジスタ型
ＤＲＡＭメモリ装置に関し、特に、３トランジスタ型Ｄ
ＲＡＭメモリ装置のデータ線（ビット線）構造に関す
る。
ＤＲＡＭメモリ装置に関し、特に、３トランジスタ型Ｄ
ＲＡＭメモリ装置のデータ線（ビット線）構造に関す
る。
【０００２】
【従来の技術】近年の半導体技術の飛躍的な発展によ
り、半導体メモリ装置の高集積化が急速に進んでいる。
特に、ダイナミックＲＡＭ（Dynamic Random Access Me
mory；ＤＲＡＭ）メモリ装置では、めざましい勢いで高
集積化が行われている。そのメモリセルは、１〜４kbit
s ＤＲＡＭでは３つのトランジスタを用いた３トランジ
スタセルであったが、４kbits ＤＲＡＭ以降では、高集
積を目的とした特殊なＤＲＡＭプロセスを用いること
で、素子数・配線本数の最も少ない１トランジスタセル
が現在に至るまでずっと採用されてきている。
り、半導体メモリ装置の高集積化が急速に進んでいる。
特に、ダイナミックＲＡＭ（Dynamic Random Access Me
mory；ＤＲＡＭ）メモリ装置では、めざましい勢いで高
集積化が行われている。そのメモリセルは、１〜４kbit
s ＤＲＡＭでは３つのトランジスタを用いた３トランジ
スタセルであったが、４kbits ＤＲＡＭ以降では、高集
積を目的とした特殊なＤＲＡＭプロセスを用いること
で、素子数・配線本数の最も少ない１トランジスタセル
が現在に至るまでずっと採用されてきている。
【０００３】近年、製造コストの上昇を招くことなく、
上記ＤＲＡＭの高集積性とＬＯＧＩＣの高速性とを同時
に実現するという試みがなされており、その方法とし
て、現在の主流の１トランジスタセルを用いず、１〜４
kbits までのＤＲＡＭで利用されていた３トランジスタ
セルをＬＯＧＩＣプロセス上で構築する方法が提案され
ている。というのは、１トランジスタセルであれば、最
も高集積度のＤＲＡＭを得ることは可能ではあるが、そ
のデバイス構造が複雑であるため、全体の製造工程数は
非常に多いものとなってしまう。また、製造コストの増
大という問題もある。一方、３トランジスタセルを採用
すれば、その製造プロセスはロジック用プロセスとまっ
たく同一となるので、１トランジスタセルと比べて短い
製造工程数で済み、また製造コストの削減も可能だから
である。
上記ＤＲＡＭの高集積性とＬＯＧＩＣの高速性とを同時
に実現するという試みがなされており、その方法とし
て、現在の主流の１トランジスタセルを用いず、１〜４
kbits までのＤＲＡＭで利用されていた３トランジスタ
セルをＬＯＧＩＣプロセス上で構築する方法が提案され
ている。というのは、１トランジスタセルであれば、最
も高集積度のＤＲＡＭを得ることは可能ではあるが、そ
のデバイス構造が複雑であるため、全体の製造工程数は
非常に多いものとなってしまう。また、製造コストの増
大という問題もある。一方、３トランジスタセルを採用
すれば、その製造プロセスはロジック用プロセスとまっ
たく同一となるので、１トランジスタセルと比べて短い
製造工程数で済み、また製造コストの削減も可能だから
である。
【０００４】このように、ＡＳＩＣ（Application Spec
ific Integrated Circuit ）混載用のＤＲＡＭとして、
３トランジスタセルを用いた３トランジスタ型ＤＲＡＭ
の適用が検討されているが、３トランジスタ型ＤＲＡＭ
メモリ装置の基本構成としては、例えば、次に述べるも
のがある。
ific Integrated Circuit ）混載用のＤＲＡＭとして、
３トランジスタセルを用いた３トランジスタ型ＤＲＡＭ
の適用が検討されているが、３トランジスタ型ＤＲＡＭ
メモリ装置の基本構成としては、例えば、次に述べるも
のがある。
【０００５】図５は、従来の３トランジスタ型ＤＲＡＭ
メモリ装置の一構成例を示すブロック図である。図５に
示すように、この３トランジスタ型ＤＲＡＭメモリ装置
は、３トランジスタセルが行列状に配列されているメモ
リセルアレイ１ａ（ここでは、２カラム（列）４ロウ
（行）の場合が示してある）と、リファレンスレベル出
力回路（以下、「ダミーセル」と呼ぶ）３と、差動増幅
器５と、ロウデコーダ７と、から構成されている。ＲＷ
０〜ＲＷ３は読み出しワード線、ＷＷ０〜ＷＷ３は書き
込みワード線、ＲＢ０及びＲＢ１は読み出しデータ線
（ビット線）、ＷＢ０及びＷＢ１は書き込みデータ線
（ビット線）であり、ＤＷ０及びＤＷ１はダミーセル３
を選択するためのダミーワード線である。ロウデコーダ
７はメモリセルアレイ１ａのロウ方向のメモリセル（ダ
ミーセル３を含む）をＲＷ０〜ＲＷ３、ＷＷ０〜ＷＷ
３、ＤＷ０、ＤＷ１により選択する。また、図５には示
さないが、カラムデコーダはメモリセルアレイ１ａのカ
ラム方向のメモリセル（ダミーセル３を含む）をＲＢ
０、ＲＢ１、ＷＢ０、ＷＢ１により選択する。差動増幅
器５は、選択されたメモリセルから一の読み出しデータ
線（例えば、ＲＢ０）へ読み出される出力信号と基準電
圧とをを比較し、その差分を増幅する。基準電圧は、他
の一の読み出しデータ線（例えば、ＲＢ１）に接続され
たダミーセル３からの読み出し信号が用いられる。
メモリ装置の一構成例を示すブロック図である。図５に
示すように、この３トランジスタ型ＤＲＡＭメモリ装置
は、３トランジスタセルが行列状に配列されているメモ
リセルアレイ１ａ（ここでは、２カラム（列）４ロウ
（行）の場合が示してある）と、リファレンスレベル出
力回路（以下、「ダミーセル」と呼ぶ）３と、差動増幅
器５と、ロウデコーダ７と、から構成されている。ＲＷ
０〜ＲＷ３は読み出しワード線、ＷＷ０〜ＷＷ３は書き
込みワード線、ＲＢ０及びＲＢ１は読み出しデータ線
（ビット線）、ＷＢ０及びＷＢ１は書き込みデータ線
（ビット線）であり、ＤＷ０及びＤＷ１はダミーセル３
を選択するためのダミーワード線である。ロウデコーダ
７はメモリセルアレイ１ａのロウ方向のメモリセル（ダ
ミーセル３を含む）をＲＷ０〜ＲＷ３、ＷＷ０〜ＷＷ
３、ＤＷ０、ＤＷ１により選択する。また、図５には示
さないが、カラムデコーダはメモリセルアレイ１ａのカ
ラム方向のメモリセル（ダミーセル３を含む）をＲＢ
０、ＲＢ１、ＷＢ０、ＷＢ１により選択する。差動増幅
器５は、選択されたメモリセルから一の読み出しデータ
線（例えば、ＲＢ０）へ読み出される出力信号と基準電
圧とをを比較し、その差分を増幅する。基準電圧は、他
の一の読み出しデータ線（例えば、ＲＢ１）に接続され
たダミーセル３からの読み出し信号が用いられる。
【０００６】このような構成のメモリ装置では、メモリ
セルアレイ１ａ内に、メモリセルが配置されず、上記ワ
ード線のみが通過する領域（図中斜線で示す領域、以
下、ＷＴＡと呼ぶ）が生じてしまい、そのため、メモリ
装置全体に対するメモリセルアレイ１ａの専有面積が増
大して高集積化の障害になるおそれがあった。
セルアレイ１ａ内に、メモリセルが配置されず、上記ワ
ード線のみが通過する領域（図中斜線で示す領域、以
下、ＷＴＡと呼ぶ）が生じてしまい、そのため、メモリ
装置全体に対するメモリセルアレイ１ａの専有面積が増
大して高集積化の障害になるおそれがあった。
【０００７】図６は、図５に示すメモリ装置におけるワ
ード線のみが通過する領域ＷＴＡをなくしたものであ
る。すなわち、差動増幅器５に接続される２本のデータ
線を、同一のカラムの読み出しデータ線と書き込みデー
タ線とし、ダミーセル３を書き込みデータ線に接続する
ことにより、ワード線とデータ線の交点のすべてにメモ
リセルが配置されるようにしたものである。
ード線のみが通過する領域ＷＴＡをなくしたものであ
る。すなわち、差動増幅器５に接続される２本のデータ
線を、同一のカラムの読み出しデータ線と書き込みデー
タ線とし、ダミーセル３を書き込みデータ線に接続する
ことにより、ワード線とデータ線の交点のすべてにメモ
リセルが配置されるようにしたものである。
【０００８】しかしながら、このように同一カラムの読
み出しデータ線と書き込みデータ線との間の差動信号に
よりメモリセルへの情報の読み出しを行うと、差動増幅
器につながれている上記２つのデータ線のバランスが逆
に問題となってくる。通常、差動増幅器の感度を向上さ
せるには、それにつながれている一対のデータ線がよく
バランスしている必要がある。ところが、上記図６に示
したような構成では、読み出しデータ線には読み出し用
ＭＯＳトランジスタ（図中Ａで示すＭＯＳトランジス
タ）のみが、書き込みデータ線には書き込み用ＭＯＳト
ランジスタ（図中Ｂで示すＭＯＳトランジスタ）のみが
それぞれ接続されているが、読み出し用ＭＯＳトランジ
スタと書き込み用ＭＯＳトランジスタはそのトランジス
タサイズ（ゲート長、ゲート幅）が異なるため、２つの
データ線容量には差が生じてしまう。この容量差が差動
増幅器の雑音となり、それにより感度が低下してしまう
のである。
み出しデータ線と書き込みデータ線との間の差動信号に
よりメモリセルへの情報の読み出しを行うと、差動増幅
器につながれている上記２つのデータ線のバランスが逆
に問題となってくる。通常、差動増幅器の感度を向上さ
せるには、それにつながれている一対のデータ線がよく
バランスしている必要がある。ところが、上記図６に示
したような構成では、読み出しデータ線には読み出し用
ＭＯＳトランジスタ（図中Ａで示すＭＯＳトランジス
タ）のみが、書き込みデータ線には書き込み用ＭＯＳト
ランジスタ（図中Ｂで示すＭＯＳトランジスタ）のみが
それぞれ接続されているが、読み出し用ＭＯＳトランジ
スタと書き込み用ＭＯＳトランジスタはそのトランジス
タサイズ（ゲート長、ゲート幅）が異なるため、２つの
データ線容量には差が生じてしまう。この容量差が差動
増幅器の雑音となり、それにより感度が低下してしまう
のである。
【０００９】一方、図７は、図５に示すメモリ装置にお
けるダミーセル、メモリセルアレイ内に配置されるメモ
リセル、及び、差動増幅器を具体的な回路構成で示した
図である。ダミーセル３は、上述したように差動増幅器
に入力される基準電圧を出力するものである。その構成
はメモリセル９と同様、３トランジスタで構成され、通
常、その出力電圧が、メモリセル９の高レベル信号及び
低レベル信号と所定の関係になるように設定されてい
る。差動増幅器５は、基本的にはフリップフロップ型の
差動増幅器であり、上述したように、メモリセルからの
出力信号とダミーセルからの出力信号である基準電圧と
比較し、その差分を増幅する。
けるダミーセル、メモリセルアレイ内に配置されるメモ
リセル、及び、差動増幅器を具体的な回路構成で示した
図である。ダミーセル３は、上述したように差動増幅器
に入力される基準電圧を出力するものである。その構成
はメモリセル９と同様、３トランジスタで構成され、通
常、その出力電圧が、メモリセル９の高レベル信号及び
低レベル信号と所定の関係になるように設定されてい
る。差動増幅器５は、基本的にはフリップフロップ型の
差動増幅器であり、上述したように、メモリセルからの
出力信号とダミーセルからの出力信号である基準電圧と
比較し、その差分を増幅する。
【００１０】例えば、メモリセル９からデータを読み出
す場合には次のように行われる（メモリセル９はＨレベ
ルを記憶しているとする）。ロウデコーダ７が読み出し
ワード線ＲＷ１にＨレベルを供給し、メモリセル９のＭ
ＯＳトランジスタＦを導通状態とする。メモリセル９は
Ｈレベルを記憶している（キャパシタＯにＨレベルが保
持されている）ので、ＭＯＳトランジスタＨも導通状態
となり、それにより読み出しデータ線ＲＢ１にはＬレベ
ルが出力され、差動増幅器５に入力される。一方、ダミ
ーセル３では、ロウデコーダ７によりダミーワード線Ｄ
ＷＲ、ＤＷＷをＨレベルが供給され、ＭＯＳトランジス
タＣ、ＭＯＳトランジスタＥ共に導通状態となる。書き
込みデータ線ＷＢ０がＨレベルであれば、ＭＯＳトラン
ジスタＥを介してＭＯＳトランジスタＤのゲートにＨレ
ベルが入力されるので、ＭＯＳトランジスタＤも導通状
態となる。従って、読み出しデータ線ＲＢ０に所定の基
準電圧が出力される。そして、差動増幅器５は、その動
作を制御する差動増幅器活性コントロール回路１１が、
制御信号ＳＰＬＧをＬレベルに、制御信号ＳＮＬＧをＨ
レベルにすることで、活性化状態となり、上記２つのデ
ータ線に出力された信号の差分を増幅し、出力する。
す場合には次のように行われる（メモリセル９はＨレベ
ルを記憶しているとする）。ロウデコーダ７が読み出し
ワード線ＲＷ１にＨレベルを供給し、メモリセル９のＭ
ＯＳトランジスタＦを導通状態とする。メモリセル９は
Ｈレベルを記憶している（キャパシタＯにＨレベルが保
持されている）ので、ＭＯＳトランジスタＨも導通状態
となり、それにより読み出しデータ線ＲＢ１にはＬレベ
ルが出力され、差動増幅器５に入力される。一方、ダミ
ーセル３では、ロウデコーダ７によりダミーワード線Ｄ
ＷＲ、ＤＷＷをＨレベルが供給され、ＭＯＳトランジス
タＣ、ＭＯＳトランジスタＥ共に導通状態となる。書き
込みデータ線ＷＢ０がＨレベルであれば、ＭＯＳトラン
ジスタＥを介してＭＯＳトランジスタＤのゲートにＨレ
ベルが入力されるので、ＭＯＳトランジスタＤも導通状
態となる。従って、読み出しデータ線ＲＢ０に所定の基
準電圧が出力される。そして、差動増幅器５は、その動
作を制御する差動増幅器活性コントロール回路１１が、
制御信号ＳＰＬＧをＬレベルに、制御信号ＳＮＬＧをＨ
レベルにすることで、活性化状態となり、上記２つのデ
ータ線に出力された信号の差分を増幅し、出力する。
【００１１】このような回路構成においては、メモリセ
ルへの書き込み、読み出し動作時に電源電圧と接地電圧
との間に貫通電流が流れてしまうという不具合がある。
すなわち、上述したメモリセル９のデータの読み出し時
には、差動増幅器５を構成するＭＯＳトランジスタＬの
ゲートには、接地電圧Ｐ−ＭＯＳトランジスタＨ−ＭＯ
ＳトランジスタＦ−読み出しデータ線ＲＢ１という経路
を通してＬレベルが供給されており、従ってｐ型である
ＭＯＳトランジスタＬは導通状態となる。このため、電
源電圧Ｑと接地電圧ＲとはＭＯＳトランジスタＩ−ＭＯ
ＳトランジスタＬ−読み出しデータ線ＲＢ０−ＭＯＳト
ランジスタＣ−ＭＯＳトランジスタＤを介して接続さ
れ、貫通電流が流れることになる。このことは、消費電
力の増大を招く恐れがある。なお、この不具合は、図６
に示すメモリ装置においても同様に起こり得るものであ
る。
ルへの書き込み、読み出し動作時に電源電圧と接地電圧
との間に貫通電流が流れてしまうという不具合がある。
すなわち、上述したメモリセル９のデータの読み出し時
には、差動増幅器５を構成するＭＯＳトランジスタＬの
ゲートには、接地電圧Ｐ−ＭＯＳトランジスタＨ−ＭＯ
ＳトランジスタＦ−読み出しデータ線ＲＢ１という経路
を通してＬレベルが供給されており、従ってｐ型である
ＭＯＳトランジスタＬは導通状態となる。このため、電
源電圧Ｑと接地電圧ＲとはＭＯＳトランジスタＩ−ＭＯ
ＳトランジスタＬ−読み出しデータ線ＲＢ０−ＭＯＳト
ランジスタＣ−ＭＯＳトランジスタＤを介して接続さ
れ、貫通電流が流れることになる。このことは、消費電
力の増大を招く恐れがある。なお、この不具合は、図６
に示すメモリ装置においても同様に起こり得るものであ
る。
【００１２】
【発明が解決しようとする課題】以上説明したように、
図５に示す３トランジスタ型ＤＲＡＭメモリ装置におい
ては、メモリセルアレイの面積増大により集積度を向上
することが困難であった。
図５に示す３トランジスタ型ＤＲＡＭメモリ装置におい
ては、メモリセルアレイの面積増大により集積度を向上
することが困難であった。
【００１３】一方、図６に示す３トランジスタ型ＤＲＡ
Ｍメモリ装置においては、差動増幅器につながれる一対
のデータ線のバランスが悪く、そのため、差動増幅器の
感度の低下を招く恐れがあった。
Ｍメモリ装置においては、差動増幅器につながれる一対
のデータ線のバランスが悪く、そのため、差動増幅器の
感度の低下を招く恐れがあった。
【００１４】また、上記図５、図６いずれの３トランジ
スタ型ＤＲＡＭメモリ装置においても、書き込み、読み
出し時に電源電圧と接地電圧との間に貫通電流が流れる
ため、消費電力が大きいという問題があった。
スタ型ＤＲＡＭメモリ装置においても、書き込み、読み
出し時に電源電圧と接地電圧との間に貫通電流が流れる
ため、消費電力が大きいという問題があった。
【００１５】本発明は、上記事情に鑑みて成されたもの
であり、その目的は、メモリセルアレイの面積の増大を
招くことなく、差動増幅器につながる一対のデータ線の
電気的対称性を向上させ、それにより、高雑音耐性を実
現することができる３トランジスタ型ＤＲＡＭメモリ装
置を提供することにある。
であり、その目的は、メモリセルアレイの面積の増大を
招くことなく、差動増幅器につながる一対のデータ線の
電気的対称性を向上させ、それにより、高雑音耐性を実
現することができる３トランジスタ型ＤＲＡＭメモリ装
置を提供することにある。
【００１６】本発明の他の目的は、書き込み、読み出し
時に電源電圧と接地電圧との間に貫通電流が流れること
を防止し、消費電力を削減することができる３トランジ
スタ型ＤＲＡＭメモリ装置を提供することにある。
時に電源電圧と接地電圧との間に貫通電流が流れること
を防止し、消費電力を削減することができる３トランジ
スタ型ＤＲＡＭメモリ装置を提供することにある。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の第１の特徴は、図２に示すように、複数の
３トランジスタ型ＤＲＡＭメモリセルが行列状に配列し
たメモリセルアレイ１ｃと、前記メモリセルアレイ１ｃ
の複数のデータ対線Ｂ００とＢ０１、Ｂ１０とＢ１１そ
れぞれにつながれる複数の差動型増幅器５と、前記デー
タ対線Ｂ００とＢ０１、Ｂ１０とＢ１１をはさんで前記
差動型増幅器５と反対側につながれ、前記データ対線Ｂ
００とＢ０１、Ｂ１０とＢ１１のどちらか一方のデータ
線に基準電圧を出力する複数のリファレンスレベル出力
回路３とを少なくとも有する３トランジスタ型ＤＲＡＭ
メモリ装置において、前記データ対線Ｂ００とＢ０１、
Ｂ１０とＢ１１は、その一のデータ線に接続されるメモ
リセルのデータ読み出しノード、データ書き込みノード
それぞれの個数が他の一のデータ線に接続されるメモリ
セルのデータ読み出しノード、データ書き込みノードそ
れぞれの個数と等しくなるように構成されていることに
ある。
めに本発明の第１の特徴は、図２に示すように、複数の
３トランジスタ型ＤＲＡＭメモリセルが行列状に配列し
たメモリセルアレイ１ｃと、前記メモリセルアレイ１ｃ
の複数のデータ対線Ｂ００とＢ０１、Ｂ１０とＢ１１そ
れぞれにつながれる複数の差動型増幅器５と、前記デー
タ対線Ｂ００とＢ０１、Ｂ１０とＢ１１をはさんで前記
差動型増幅器５と反対側につながれ、前記データ対線Ｂ
００とＢ０１、Ｂ１０とＢ１１のどちらか一方のデータ
線に基準電圧を出力する複数のリファレンスレベル出力
回路３とを少なくとも有する３トランジスタ型ＤＲＡＭ
メモリ装置において、前記データ対線Ｂ００とＢ０１、
Ｂ１０とＢ１１は、その一のデータ線に接続されるメモ
リセルのデータ読み出しノード、データ書き込みノード
それぞれの個数が他の一のデータ線に接続されるメモリ
セルのデータ読み出しノード、データ書き込みノードそ
れぞれの個数と等しくなるように構成されていることに
ある。
【００１８】本発明の第１の特徴によれば、一の差動型
増幅器につながれているデータ対線のそれぞれのデータ
線に接続されるメモリセルのデータ読み出しノード、デ
ータ書き込みノードの数を等しくすることにより、２つ
のデータ線間の容量差を小さくし、データ線の不均衡を
なくすことができる。従って、一の差動型増幅器につな
がれているデータ対線をよくバランスするので、その差
動型増幅器の感度は向上することになる。それにより、
同一カラムの２つのデータ線を同一の差動型増幅器につ
なげることが可能となり、従って、従来の問題であった
ワード線のみが通過する領域ＷＴＡをなくし、メモリセ
ルアレイ面積の削減を図ることができる。
増幅器につながれているデータ対線のそれぞれのデータ
線に接続されるメモリセルのデータ読み出しノード、デ
ータ書き込みノードの数を等しくすることにより、２つ
のデータ線間の容量差を小さくし、データ線の不均衡を
なくすことができる。従って、一の差動型増幅器につな
がれているデータ対線をよくバランスするので、その差
動型増幅器の感度は向上することになる。それにより、
同一カラムの２つのデータ線を同一の差動型増幅器につ
なげることが可能となり、従って、従来の問題であった
ワード線のみが通過する領域ＷＴＡをなくし、メモリセ
ルアレイ面積の削減を図ることができる。
【００１９】ここで、一のデータ線には、メモリセルの
データ読み出しノード、データ書き込みノードの両方が
接続されるので、その読み出し動作の際には、そのデー
タ線に選択されたメモリセルのデータ読み出しノードが
接続されている場合には、そのデータ線にはメモリセル
から読み出し信号が出力される。一方、そのデータ線に
は選択されたメモリセルのデータ書き込みノードが接続
されている場合には、そのデータ線にはリファレンスレ
ベル出力回路（ダミーセル）からの読み出し信号（基準
電圧）が出力されることになる。
データ読み出しノード、データ書き込みノードの両方が
接続されるので、その読み出し動作の際には、そのデー
タ線に選択されたメモリセルのデータ読み出しノードが
接続されている場合には、そのデータ線にはメモリセル
から読み出し信号が出力される。一方、そのデータ線に
は選択されたメモリセルのデータ書き込みノードが接続
されている場合には、そのデータ線にはリファレンスレ
ベル出力回路（ダミーセル）からの読み出し信号（基準
電圧）が出力されることになる。
【００２０】また、本発明の第１の特徴は、データ対線
のそれぞれのデータ線に接続されるメモリセルのデータ
読み出しノード、データ書き込みノードの数が等しけれ
ば実現されるが、さらに、前記メモリセルのデータ読み
出しノードとデータ書き込みノードを前記メモリセルア
レイの１ロウごとに交互に前記一のデータ線に接続すれ
ば、さらにメモリセルアレイの面積を削減することが可
能となる。すなわち、前記一のデータ線に接続される前
記メモリセルのデータ読み出しノードとデータ書き込み
ノードが近接する箇所（図３（ａ）参照）においては、
図３（ｂ）に示すように、前記メモリセルの書き込みス
イッチ用ＭＯＳトランジスタＴ１と読み出しスイッチ用
ＭＯＳトランジスタＴ２が、前記一のデータ線４７との
コンタクト４１を共有するようにそのレイアウトパター
ンを作製することができるからである。このようにする
ことで、それぞれ１／２個のコンタクトで済むことにな
り、その分だけ面積が縮小される。
のそれぞれのデータ線に接続されるメモリセルのデータ
読み出しノード、データ書き込みノードの数が等しけれ
ば実現されるが、さらに、前記メモリセルのデータ読み
出しノードとデータ書き込みノードを前記メモリセルア
レイの１ロウごとに交互に前記一のデータ線に接続すれ
ば、さらにメモリセルアレイの面積を削減することが可
能となる。すなわち、前記一のデータ線に接続される前
記メモリセルのデータ読み出しノードとデータ書き込み
ノードが近接する箇所（図３（ａ）参照）においては、
図３（ｂ）に示すように、前記メモリセルの書き込みス
イッチ用ＭＯＳトランジスタＴ１と読み出しスイッチ用
ＭＯＳトランジスタＴ２が、前記一のデータ線４７との
コンタクト４１を共有するようにそのレイアウトパター
ンを作製することができるからである。このようにする
ことで、それぞれ１／２個のコンタクトで済むことにな
り、その分だけ面積が縮小される。
【００２１】本発明の第２の特徴は、図２に示すよう
に、複数の３トランジスタ型ＤＲＡＭメモリセルが行列
状に配列したメモリセルアレイ１ｃと、前記メモリセル
アレイ１ｃの複数のデータ対線Ｂ００とＢ０１、Ｂ１０
とＢ１１それぞれにつながれる複数の差動型増幅器５
と、前記データ対線Ｂ００とＢ０１、Ｂ１０とＢ１１を
はさんで前記差動型増幅器５と反対側につながれ、前記
データ対線Ｂ００とＢ０１、Ｂ１０とＢ１１のどちらか
一方のデータ線に基準電圧を出力する複数のリファレン
スレベル出力回路３とを少なくとも有する３トランジス
タ型ＤＲＡＭメモリ装置において、前記リファレンスレ
ベル出力回路３と前記データ対線Ｂ００とＢ０１、Ｂ１
０とＢ１１との導通状態を制御する手段を具備すること
にある。
に、複数の３トランジスタ型ＤＲＡＭメモリセルが行列
状に配列したメモリセルアレイ１ｃと、前記メモリセル
アレイ１ｃの複数のデータ対線Ｂ００とＢ０１、Ｂ１０
とＢ１１それぞれにつながれる複数の差動型増幅器５
と、前記データ対線Ｂ００とＢ０１、Ｂ１０とＢ１１を
はさんで前記差動型増幅器５と反対側につながれ、前記
データ対線Ｂ００とＢ０１、Ｂ１０とＢ１１のどちらか
一方のデータ線に基準電圧を出力する複数のリファレン
スレベル出力回路３とを少なくとも有する３トランジス
タ型ＤＲＡＭメモリ装置において、前記リファレンスレ
ベル出力回路３と前記データ対線Ｂ００とＢ０１、Ｂ１
０とＢ１１との導通状態を制御する手段を具備すること
にある。
【００２２】本発明の第２の特徴によれば、従来の問題
である、メモリセルへの書き込み、読み出し動作時に電
源電圧と接地電圧との間に貫通電流が流れてしまうとい
う不具合を、所定の期間においてリファレンスレベル出
力回路とデータ対線とを非導通状態とすることにより、
その貫通電流の経路を遮断し、それにより貫通電流の発
生を防ぎ、消費電力の低減化を図ることができる。
である、メモリセルへの書き込み、読み出し動作時に電
源電圧と接地電圧との間に貫通電流が流れてしまうとい
う不具合を、所定の期間においてリファレンスレベル出
力回路とデータ対線とを非導通状態とすることにより、
その貫通電流の経路を遮断し、それにより貫通電流の発
生を防ぎ、消費電力の低減化を図ることができる。
【００２３】ここで、前記導通状態を制御する手段とし
ては、例えば、前記リファレンスレベル出力回路の出力
線と前記データ対線との間にＭＯＳトランジスタを接続
することにより実現することが可能であり、また、前記
差動型増幅器に入力されるデータ対線のそれぞれの信号
が増幅された後に導通状態から非導通状態となるように
すればよい。
ては、例えば、前記リファレンスレベル出力回路の出力
線と前記データ対線との間にＭＯＳトランジスタを接続
することにより実現することが可能であり、また、前記
差動型増幅器に入力されるデータ対線のそれぞれの信号
が増幅された後に導通状態から非導通状態となるように
すればよい。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【００２５】まず、本発明の実施の形態を説明する前
に、一般的な３トランジスタ型ＤＲＡＭメモリセルの動
作について図１を用いて説明する。同図において、３ト
ランジスタ型ＤＲＡＭメモリセルは、スイッチ用（書き
込みスイッチ用）ＭＯＳトランジスタ１３と、スイッチ
用（読み出しスイッチ用）ＭＯＳトランジスタ１５と、
読み出しデータ線駆動用ＭＯＳトランジスタ１７と、書
き込みワード線２１と、書き込みデータ線２３と、読み
出しワード線２５と、読み出しデータ線２７とから構成
される。電荷を蓄積するキャパシタ１９はＭＯＳトラン
ジスタ１７のゲート入力容量が主としてその役割を果た
している。通常、上記ＭＯＳトランジスタはその動作速
度の点からすべてｎ型ＭＯＳトランジスタで構成され
る。なお、書き込みスイッチ用ＭＯＳトランジスタ１３
と書き込みデータ線２３の接続点を書き込みノード、読
み出しスイッチ用ＭＯＳトランジスタ１５と読み出しデ
ータ線２７の接続点を書き込みノードと呼ぶ。
に、一般的な３トランジスタ型ＤＲＡＭメモリセルの動
作について図１を用いて説明する。同図において、３ト
ランジスタ型ＤＲＡＭメモリセルは、スイッチ用（書き
込みスイッチ用）ＭＯＳトランジスタ１３と、スイッチ
用（読み出しスイッチ用）ＭＯＳトランジスタ１５と、
読み出しデータ線駆動用ＭＯＳトランジスタ１７と、書
き込みワード線２１と、書き込みデータ線２３と、読み
出しワード線２５と、読み出しデータ線２７とから構成
される。電荷を蓄積するキャパシタ１９はＭＯＳトラン
ジスタ１７のゲート入力容量が主としてその役割を果た
している。通常、上記ＭＯＳトランジスタはその動作速
度の点からすべてｎ型ＭＯＳトランジスタで構成され
る。なお、書き込みスイッチ用ＭＯＳトランジスタ１３
と書き込みデータ線２３の接続点を書き込みノード、読
み出しスイッチ用ＭＯＳトランジスタ１５と読み出しデ
ータ線２７の接続点を書き込みノードと呼ぶ。
【００２６】書き込み動作は、書き込みワード線２１を
ＨレベルにしてＭＯＳトランジスタ１３を導通させ、書
き込みデータ線２３を経由してキャパシタ１９にＨレベ
ルを書き込むことにより行われる。一方、書き込みワー
ド線２１がＬレベルの場合には、ＭＯＳトランジスタ１
３は非導通状態となるので、先に書き込まれたデータが
そのままキャパシタ１９に保持される。
ＨレベルにしてＭＯＳトランジスタ１３を導通させ、書
き込みデータ線２３を経由してキャパシタ１９にＨレベ
ルを書き込むことにより行われる。一方、書き込みワー
ド線２１がＬレベルの場合には、ＭＯＳトランジスタ１
３は非導通状態となるので、先に書き込まれたデータが
そのままキャパシタ１９に保持される。
【００２７】読み出し動作は、まず、読み出しデータ線
２７をＨレベルに設定（プルアップ）した後、読み出し
ワード線２５をＨレベルにしてＭＯＳトランジスタ１５
を導通させる。ここで、キャパシタ１９にＨレベルが記
憶されていれば、ＭＯＳトランジスタ１７は導通状態と
なり、Ｌレベルが記憶されていれば、非導通状態とな
る。従って、ＭＯＳトランジスタ１５を導通状態とした
場合、ＭＯＳトランジスタ１７が導通状態であれば、Ｈ
レベルに設定されている読み出しデータ線２７はＭＯＳ
トランジスタ１５、ＭＯＳトランジスタ１７を介して接
地電位に接続され、Ｌレベルに引き込まれる。一方、Ｍ
ＯＳトランジスタ１７が非導通状態であれば、読み出し
データ線２７はＨレベルを保持することとなる。読み出
しは、この読み出しデータ線２７の電位の変化を検知す
ることにより行われる。
２７をＨレベルに設定（プルアップ）した後、読み出し
ワード線２５をＨレベルにしてＭＯＳトランジスタ１５
を導通させる。ここで、キャパシタ１９にＨレベルが記
憶されていれば、ＭＯＳトランジスタ１７は導通状態と
なり、Ｌレベルが記憶されていれば、非導通状態とな
る。従って、ＭＯＳトランジスタ１５を導通状態とした
場合、ＭＯＳトランジスタ１７が導通状態であれば、Ｈ
レベルに設定されている読み出しデータ線２７はＭＯＳ
トランジスタ１５、ＭＯＳトランジスタ１７を介して接
地電位に接続され、Ｌレベルに引き込まれる。一方、Ｍ
ＯＳトランジスタ１７が非導通状態であれば、読み出し
データ線２７はＨレベルを保持することとなる。読み出
しは、この読み出しデータ線２７の電位の変化を検知す
ることにより行われる。
【００２８】次に、本発明の実施の形態に係る３トラン
ジスタ型ＤＲＡＭメモリ装置について図面を用いて説明
する。図２は、本実施の形態に係る３トランジスタ型Ｄ
ＲＡＭメモリ装置の構成を示す図である。なお、従来と
同一部分には同一の符号が付してある。
ジスタ型ＤＲＡＭメモリ装置について図面を用いて説明
する。図２は、本実施の形態に係る３トランジスタ型Ｄ
ＲＡＭメモリ装置の構成を示す図である。なお、従来と
同一部分には同一の符号が付してある。
【００２９】同図において、この３トランジスタ型ＤＲ
ＡＭメモリ装置は、３トランジスタセルが行列状に配列
されているメモリセルアレイ１ｃ（ここでも、従来と同
様、２カラム４ロウの場合が示してある）と、ダミーセ
ル（リファレンスレベル出力回路）３と、差動増幅器５
と、ロウデコーダ７と、を具備している。そして、ＲＷ
０〜ＲＷ３は読み出しワード線、ＷＷ０〜ＷＷ３は書き
込みワード線、Ｂ００、Ｂ０１、Ｂ１０及びＢ１１はデ
ータ線（ビット線）であり、ロウデコーダ７はメモリセ
ルアレイ１ｃのロウ方向のメモリセルをＲＷ０〜ＲＷ
３、ＷＷ０〜ＷＷ３、により選択する。また、図示はし
ないが、カラムデコーダはメモリセルアレイ１ｃのカラ
ム方向のメモリセルをＢ００、Ｂ０１、Ｂ１０、Ｂ１１
により選択する。一方、差動増幅器５は、選択されたメ
モリセルから一のデータ線（例えば、Ｂ００）へ読み出
される出力信号と基準電圧とをを比較し、その差分を増
幅する。基準電圧は、他の一のデータ線（例えば、Ｂ０
１）に読み出されるダミーセル３の出力信号が用いられ
る。
ＡＭメモリ装置は、３トランジスタセルが行列状に配列
されているメモリセルアレイ１ｃ（ここでも、従来と同
様、２カラム４ロウの場合が示してある）と、ダミーセ
ル（リファレンスレベル出力回路）３と、差動増幅器５
と、ロウデコーダ７と、を具備している。そして、ＲＷ
０〜ＲＷ３は読み出しワード線、ＷＷ０〜ＷＷ３は書き
込みワード線、Ｂ００、Ｂ０１、Ｂ１０及びＢ１１はデ
ータ線（ビット線）であり、ロウデコーダ７はメモリセ
ルアレイ１ｃのロウ方向のメモリセルをＲＷ０〜ＲＷ
３、ＷＷ０〜ＷＷ３、により選択する。また、図示はし
ないが、カラムデコーダはメモリセルアレイ１ｃのカラ
ム方向のメモリセルをＢ００、Ｂ０１、Ｂ１０、Ｂ１１
により選択する。一方、差動増幅器５は、選択されたメ
モリセルから一のデータ線（例えば、Ｂ００）へ読み出
される出力信号と基準電圧とをを比較し、その差分を増
幅する。基準電圧は、他の一のデータ線（例えば、Ｂ０
１）に読み出されるダミーセル３の出力信号が用いられ
る。
【００３０】ここで、本発明の特徴は、第１に、一の差
動増幅器につながれる、同一カラムの一対のデータ線そ
れぞれに接続される図１の書き込みスイッチ用ＭＯＳト
ランジスタ１３、読み出しスイッチ用ＭＯＳトランジス
タ１５の数が等しくなっている点である。
動増幅器につながれる、同一カラムの一対のデータ線そ
れぞれに接続される図１の書き込みスイッチ用ＭＯＳト
ランジスタ１３、読み出しスイッチ用ＭＯＳトランジス
タ１５の数が等しくなっている点である。
【００３１】従来の図６に示すメモリ装置では、一の差
動増幅器につながれる２本のデータ線を、同一のカラム
の読み出しデータ線と書き込みデータ線とすることによ
り、ワード線とデータ線の交点のすべてにメモリセルが
配置されるようにし、それによりワード線のみが通過す
る領域ＷＴＡをなくしたものである。ところが、２つの
データ線に接続される書き込みスイッチ用ＭＯＳトラン
ジスタと読み出しスイッチ用ＭＯＳトランジスタのサイ
ズの違いから、それら２つのデータ線間に容量差が生
じ、差動増幅器の感度の低下を招いていた。
動増幅器につながれる２本のデータ線を、同一のカラム
の読み出しデータ線と書き込みデータ線とすることによ
り、ワード線とデータ線の交点のすべてにメモリセルが
配置されるようにし、それによりワード線のみが通過す
る領域ＷＴＡをなくしたものである。ところが、２つの
データ線に接続される書き込みスイッチ用ＭＯＳトラン
ジスタと読み出しスイッチ用ＭＯＳトランジスタのサイ
ズの違いから、それら２つのデータ線間に容量差が生
じ、差動増幅器の感度の低下を招いていた。
【００３２】そのため、本発明では、上述したように、
一対のデータ線それぞれに接続される書き込みスイッチ
用ＭＯＳトランジスタ、読み出しスイッチ用ＭＯＳトラ
ンジスタの数を等しくすることにより、２つのデータ線
の容量差をなくしてしまうのである。従って、本発明に
よれば、メモリセルアレイの面積を削減しつつ、かつ、
一の差動増幅器につながれる一対のデータ線の電気的対
称性を向上させ、高雑音耐性を実現することが可能とな
る。
一対のデータ線それぞれに接続される書き込みスイッチ
用ＭＯＳトランジスタ、読み出しスイッチ用ＭＯＳトラ
ンジスタの数を等しくすることにより、２つのデータ線
の容量差をなくしてしまうのである。従って、本発明に
よれば、メモリセルアレイの面積を削減しつつ、かつ、
一の差動増幅器につながれる一対のデータ線の電気的対
称性を向上させ、高雑音耐性を実現することが可能とな
る。
【００３３】例えば、図２に示す本実施の形態に係るメ
モリ装置では、Ｂ００とＢ０１が一の差動増幅器につな
がれる、同一カラムの一対のデータ線であるが、Ｂ０
０、Ｂ０１それぞれに書き込みスイッチ用ＭＯＳトラン
ジスタ、読み出しスイッチ用ＭＯＳトランジスタが２個
づつ接続されている。Ｂ１０とＢ１１も一の差動増幅器
につながれる、同一カラムの一対のデータ線であり、こ
れらについても上記と同様である。
モリ装置では、Ｂ００とＢ０１が一の差動増幅器につな
がれる、同一カラムの一対のデータ線であるが、Ｂ０
０、Ｂ０１それぞれに書き込みスイッチ用ＭＯＳトラン
ジスタ、読み出しスイッチ用ＭＯＳトランジスタが２個
づつ接続されている。Ｂ１０とＢ１１も一の差動増幅器
につながれる、同一カラムの一対のデータ線であり、こ
れらについても上記と同様である。
【００３４】そして、図２に示すように、書き込みスイ
ッチ用ＭＯＳトランジスタと読み出しスイッチ用ＭＯＳ
トランジスタとが交互に一のデータ線に接続されるよう
にメモリセルを配置すれば、単に同数としている場合よ
りもさらにメモリセルアレイの面積を縮小することがで
きる。図３（ａ）は、メモリセルアレイ内の２つのメモ
リセルの配置を示す図であるが、同図に示すように、通
常、書き込みスイッチ用ＭＯＳトランジスタＴ１、読み
出しスイッチ用ＭＯＳトランジスタＴ２は一のデータ線
（Ｂ１０）とそれぞれ１個のコンタクト（図中３５、３
７で示す黒点）により電気的に接続される。しかし、実
際のレイアウトパターンは、図３（ｂ）に示すように、
１個のコンタクトによりＭＯＳトランジスタＴ１、Ｔ２
の両方を一のデータ線に接続することが可能であり、そ
れぞれのトランジスタは本来１個のコンタクトが必要な
ところを１／２個のコンタクトで済むこととなる。ここ
で、図形３９がトランジスタ領域、図形４１がコンタク
ト、図形４３が書き込みワード線ＷＷ０、図形４５が読
み出しワード線ＲＷ１、図形４７がデータ線Ｂ１０をそ
れぞれ示している。
ッチ用ＭＯＳトランジスタと読み出しスイッチ用ＭＯＳ
トランジスタとが交互に一のデータ線に接続されるよう
にメモリセルを配置すれば、単に同数としている場合よ
りもさらにメモリセルアレイの面積を縮小することがで
きる。図３（ａ）は、メモリセルアレイ内の２つのメモ
リセルの配置を示す図であるが、同図に示すように、通
常、書き込みスイッチ用ＭＯＳトランジスタＴ１、読み
出しスイッチ用ＭＯＳトランジスタＴ２は一のデータ線
（Ｂ１０）とそれぞれ１個のコンタクト（図中３５、３
７で示す黒点）により電気的に接続される。しかし、実
際のレイアウトパターンは、図３（ｂ）に示すように、
１個のコンタクトによりＭＯＳトランジスタＴ１、Ｔ２
の両方を一のデータ線に接続することが可能であり、そ
れぞれのトランジスタは本来１個のコンタクトが必要な
ところを１／２個のコンタクトで済むこととなる。ここ
で、図形３９がトランジスタ領域、図形４１がコンタク
ト、図形４３が書き込みワード線ＷＷ０、図形４５が読
み出しワード線ＲＷ１、図形４７がデータ線Ｂ１０をそ
れぞれ示している。
【００３５】従って、上述したように、書き込みスイッ
チ用ＭＯＳトランジスタと読み出しスイッチ用ＭＯＳト
ランジスタとが交互に一のデータ線に接続されるように
メモリセルを配置すれば、図３（ａ）に示すように、書
き込みスイッチ用ＭＯＳトランジスタと読み出しスイッ
チ用ＭＯＳトランジスタとが近接するので、それらと一
のデータ線との接続のためのコンタクトを共通にするこ
とができる。それにより、必要なコンタクトの数が減る
ので、その分だけメモリセルアレイの面積を削減するこ
とができる。
チ用ＭＯＳトランジスタと読み出しスイッチ用ＭＯＳト
ランジスタとが交互に一のデータ線に接続されるように
メモリセルを配置すれば、図３（ａ）に示すように、書
き込みスイッチ用ＭＯＳトランジスタと読み出しスイッ
チ用ＭＯＳトランジスタとが近接するので、それらと一
のデータ線との接続のためのコンタクトを共通にするこ
とができる。それにより、必要なコンタクトの数が減る
ので、その分だけメモリセルアレイの面積を削減するこ
とができる。
【００３６】なお、図２に示すメモリ装置には、ダミー
セルを制御するダミーセルコントロール回路２９が設け
られている。これは、本発明では、一のデータ線が、読
み出しスイッチ用ＭＯＳトランジスタが接続されていれ
ば、そのメモリセルに対しては読み出しデータ線とな
り、一方、書き込みスイッチ用ＭＯＳトランジスタが接
続されていれば書き込みデータ線となるからである。そ
のため、ダミーセルコントロール回路２９は、ダミーワ
ード線ＤＷＲ０、ＤＷＲ１及びＤＲＶにより、メモリセ
ルアレイ１ｃのロウ方向のダミーセル３を選択すると共
に、選択されたロウの２つのデータ線のうちどちらに基
準電圧を出力するかをさらに選択する。
セルを制御するダミーセルコントロール回路２９が設け
られている。これは、本発明では、一のデータ線が、読
み出しスイッチ用ＭＯＳトランジスタが接続されていれ
ば、そのメモリセルに対しては読み出しデータ線とな
り、一方、書き込みスイッチ用ＭＯＳトランジスタが接
続されていれば書き込みデータ線となるからである。そ
のため、ダミーセルコントロール回路２９は、ダミーワ
ード線ＤＷＲ０、ＤＷＲ１及びＤＲＶにより、メモリセ
ルアレイ１ｃのロウ方向のダミーセル３を選択すると共
に、選択されたロウの２つのデータ線のうちどちらに基
準電圧を出力するかをさらに選択する。
【００３７】さらに、本発明は、上述した第１の特徴の
ほかに、第２の特徴として、一対のデータ線とそれに接
続されるダミーセルの出力線との間に貫通電流防止回路
３１を具備している点である。
ほかに、第２の特徴として、一対のデータ線とそれに接
続されるダミーセルの出力線との間に貫通電流防止回路
３１を具備している点である。
【００３８】この貫通電流防止回路３１は、従来の図７
に示した、メモリセルへの書き込み、読み出し動作時に
電源電圧と接地電圧との間に流れる貫通電流の発生を防
止するものであり、例えば、図２に示すように、データ
線とダミーセルの出力線との間に接続されるＭＯＳトラ
ンジスタ（ここでは、ｎ型ＭＯＳトランジスタ）で構成
することができる。そして、その動作は具体的には次の
ように行われる。
に示した、メモリセルへの書き込み、読み出し動作時に
電源電圧と接地電圧との間に流れる貫通電流の発生を防
止するものであり、例えば、図２に示すように、データ
線とダミーセルの出力線との間に接続されるＭＯＳトラ
ンジスタ（ここでは、ｎ型ＭＯＳトランジスタ）で構成
することができる。そして、その動作は具体的には次の
ように行われる。
【００３９】図４は、図２に示すメモリ装置において、
一のメモリセルのデータの読み出し動作を示すタイミン
グチャートの一例である。ロウデコーダが所定の読み出
しワード線ＲＷにＨレベルを供給し、選択されたメモリ
セルの読み出しスイッチ用ＭＯＳトランジスタを導通状
態とする。それにより一のデータ線にはメモリセルの出
力信号が出力される。一方、ダミーセルにより所定の基
準電圧が他の一のデータ線に出力される。そして、差動
増幅器は、その動作を制御する差動増幅器活性コントロ
ール回路が、制御信号ＳＰＬＧをＬレベルに、制御信号
ＳＮＬＧをＨレベルにすることで、活性化状態となり、
上記２つのデータ線をフルスイングのＨレベルとＬレベ
ルに増幅される。ここで、本発明の特徴である貫通電流
防止回路３１は、２つのデータ線をフルスイングのＨレ
ベルとＬレベルに増幅された時点（図４中ｔで示す時
刻）以後所定の時間経過後に図２に示す貫通電流防止回
路コントロール回路３３が制御信号ＩＣＳをＨレベルか
らＬレベルとすることにより導通状態から非導通状態と
なる。従って、これ以降は従来問題となった貫通電流を
流す電源電圧と接地電圧との間の経路が遮断され、貫通
電流の発生を防止することが可能となる。そして、消費
電力の削減を図ることができる。なお、本実施の形態で
は、貫通電流防止回路はｎ型ＭＯＳトランジスタで構成
しているが、本発明はこれに限定されるものではなく、
上述したタイミングでデータ線とそれに接続されるダミ
ーセルの出力線との導通状態を制御するものであればど
のような構成であっても構わない。
一のメモリセルのデータの読み出し動作を示すタイミン
グチャートの一例である。ロウデコーダが所定の読み出
しワード線ＲＷにＨレベルを供給し、選択されたメモリ
セルの読み出しスイッチ用ＭＯＳトランジスタを導通状
態とする。それにより一のデータ線にはメモリセルの出
力信号が出力される。一方、ダミーセルにより所定の基
準電圧が他の一のデータ線に出力される。そして、差動
増幅器は、その動作を制御する差動増幅器活性コントロ
ール回路が、制御信号ＳＰＬＧをＬレベルに、制御信号
ＳＮＬＧをＨレベルにすることで、活性化状態となり、
上記２つのデータ線をフルスイングのＨレベルとＬレベ
ルに増幅される。ここで、本発明の特徴である貫通電流
防止回路３１は、２つのデータ線をフルスイングのＨレ
ベルとＬレベルに増幅された時点（図４中ｔで示す時
刻）以後所定の時間経過後に図２に示す貫通電流防止回
路コントロール回路３３が制御信号ＩＣＳをＨレベルか
らＬレベルとすることにより導通状態から非導通状態と
なる。従って、これ以降は従来問題となった貫通電流を
流す電源電圧と接地電圧との間の経路が遮断され、貫通
電流の発生を防止することが可能となる。そして、消費
電力の削減を図ることができる。なお、本実施の形態で
は、貫通電流防止回路はｎ型ＭＯＳトランジスタで構成
しているが、本発明はこれに限定されるものではなく、
上述したタイミングでデータ線とそれに接続されるダミ
ーセルの出力線との導通状態を制御するものであればど
のような構成であっても構わない。
【００４０】
【発明の効果】以上説明したように本発明によれば、３
トランジスタ型ＤＲＡＭメモリ装置の同一の差動型増幅
器に接続されたデータ対線の一方のデータ線に接続され
るメモリセルのデータ読み出しノードとデータ書き込み
ノードそれぞれの個数を他方のそれと同数としそのデー
タ線と１ロウごとに交互に接続することにより大幅な面
積の増大を招くことなく電気的対称性が良く雑音耐性に
優れた折り返し形のデータ対線配置を実現することがで
きる。
トランジスタ型ＤＲＡＭメモリ装置の同一の差動型増幅
器に接続されたデータ対線の一方のデータ線に接続され
るメモリセルのデータ読み出しノードとデータ書き込み
ノードそれぞれの個数を他方のそれと同数としそのデー
タ線と１ロウごとに交互に接続することにより大幅な面
積の増大を招くことなく電気的対称性が良く雑音耐性に
優れた折り返し形のデータ対線配置を実現することがで
きる。
【００４１】また、メモリセルが接続されているデータ
線とリファレンスレベル出力回路の出力線とをＭＯＳト
ランジスタを介して接続し、その導通状態を制御するこ
とにより、読み出し、書き込み動作時に発生する貫通電
流の削減を実現することができる。
線とリファレンスレベル出力回路の出力線とをＭＯＳト
ランジスタを介して接続し、その導通状態を制御するこ
とにより、読み出し、書き込み動作時に発生する貫通電
流の削減を実現することができる。
【図１】一般的な３トランジスタ型ＤＲＡＭメモリセル
の構成を示す図である。
の構成を示す図である。
【図２】本発明の実施の形態に係る３トランジスタ型Ｄ
ＲＡＭメモリ装置の構成を示す図である。
ＲＡＭメモリ装置の構成を示す図である。
【図３】（ａ）は、図２のメモリセルアレイ内の２つの
メモリセルの配置を示す図、（ｂ）は、（ａ）のＭＯＳ
トランジスタＴ１及びＴ２のレイアウトパターンを示す
図である。
メモリセルの配置を示す図、（ｂ）は、（ａ）のＭＯＳ
トランジスタＴ１及びＴ２のレイアウトパターンを示す
図である。
【図４】図２に示す３トランジスタ型ＤＲＡＭメモリ装
置において、一のメモリセルのデータの読み出し動作を
示すタイミングチャートの一例である。
置において、一のメモリセルのデータの読み出し動作を
示すタイミングチャートの一例である。
【図５】従来の３トランジスタ型ＤＲＡＭメモリ装置の
一構成例を示すブロック図である。
一構成例を示すブロック図である。
【図６】従来の３トランジスタ型ＤＲＡＭメモリ装置の
他の構成例を示すブロック図である。
他の構成例を示すブロック図である。
【図７】図５のダミーセル、メモリセルアレイ内に配置
されるメモリセル、及び、差動増幅器を具体的な回路構
成で示した図である。
されるメモリセル、及び、差動増幅器を具体的な回路構
成で示した図である。
１ａ、１ｂ、１ｃ メモリセルアレイ ３ リファレンスレベル出力回路（ダミーセル） ５ 差動増幅器 ７ ロウデコーダ ９ ３トランジスタ型ＤＲＡＭメモリセル １１ 差動増幅器活性コントロール回路 １３ スイッチ用（書き込みスイッチ用）ＭＯＳトラン
ジスタ １５ スイッチ用（読み出しスイッチ用）ＭＯＳトラン
ジスタ １７ 読み出しデータ線駆動用ＭＯＳトランジスタ １９ キャパシタ ２１ 書き込みワード線 ２３ 書き込みデータ線 ２５ 読み出しワード線 ２７ 読み出しデータ線 ２９ ダミーセルコントロール回路 ３１ 貫通電流防止回路 ３３ 貫通電流防止回路コントロール回路 ３５、３７、４１ コンタクト ３９ トランジスタ領域 ４３ 書き込みワード線ＷＷ０ ４５ 読み出しワード線ＲＷ１ ４７ データ線Ｂ１０
ジスタ １５ スイッチ用（読み出しスイッチ用）ＭＯＳトラン
ジスタ １７ 読み出しデータ線駆動用ＭＯＳトランジスタ １９ キャパシタ ２１ 書き込みワード線 ２３ 書き込みデータ線 ２５ 読み出しワード線 ２７ 読み出しデータ線 ２９ ダミーセルコントロール回路 ３１ 貫通電流防止回路 ３３ 貫通電流防止回路コントロール回路 ３５、３７、４１ コンタクト ３９ トランジスタ領域 ４３ 書き込みワード線ＷＷ０ ４５ 読み出しワード線ＲＷ１ ４７ データ線Ｂ１０
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安部 隆行 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 木村 昌浩 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 小林 俊宏 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (7)
- 【請求項１】 複数の３トランジスタ型ＤＲＡＭメモリ
セルが行列状に配列したメモリセルアレイと、前記メモ
リセルアレイの複数のデータ対線それぞれにつながれる
複数の差動型増幅器と、前記データ対線をはさんで前記
差動型増幅器と反対側につながれ、前記データ対線のど
ちらか一方に基準電圧を出力する複数のリファレンスレ
ベル出力回路とを少なくとも有する３トランジスタ型Ｄ
ＲＡＭメモリ装置において、 前記データ対線は、その一のデータ線に接続されるメモ
リセルのデータ読み出しノード、データ書き込みノード
それぞれの個数が他の一のデータ線に接続されるメモリ
セルのデータ読み出しノード、データ書き込みノードそ
れぞれの個数と等しくなるように構成されていることを
特徴とする３トランジスタ型ＤＲＡＭメモリ装置。 - 【請求項２】 前記データ対線のうち、選択されたメモ
リセルのデータ書き込みノードが接続されている一のデ
ータ線に前記リファレンスレベル出力回路が基準電圧を
出力することを特徴とする請求項１記載の３トランジス
タ型ＤＲＡＭメモリ装置。 - 【請求項３】 前記メモリセルのデータ読み出しノード
とデータ書き込みノードが前記メモリセルアレイの１ロ
ウごとに交互に前記一のデータ線に接続されることを特
徴とする請求項１記載の３トランジスタ型ＤＲＡＭメモ
リ装置。 - 【請求項４】 前記一のデータ線に接続される前記メモ
リセルのデータ読み出しノードとデータ書き込みノード
が近接する場合には、前記メモリセルの読み出しスイッ
チ用ＭＯＳトランジスタと書き込みスイッチ用ＭＯＳト
ランジスタが、前記一のデータ線とのコンタクトを共有
するように構成されていることを特徴とする請求項３記
載の３トランジスタ型ＤＲＡＭメモリ装置。 - 【請求項５】 前記一のデータ線と前記メモリセルのデ
ータ読み出しノード及びデータ書き込みノードの接続
は、前記メモリセルアレイの縦横１ロウごとに同じ接続
になるように規則的に構成されたことを特徴とする請求
項１記載の３トランジスタ型ＤＲＡＭメモリ装置。 - 【請求項６】 複数の３トランジスタ型ＤＲＡＭメモリ
セルが行列状に配列したメモリセルアレイと、前記メモ
リセルアレイの複数のデータ対線それぞれにつながれる
複数の差動型増幅器と、前記データ対線をはさんで前記
差動型増幅器と反対側につながれ、前記データ対線のど
ちらか一方に基準電圧を出力する複数のリファレンスレ
ベル出力回路とを少なくとも有する３トランジスタ型Ｄ
ＲＡＭメモリ装置において、 前記リファレンスレベル出力回路と前記データ対線との
導通状態を制御する手段を具備することを特徴とする３
トランジスタ型ＤＲＡＭメモリ装置。 - 【請求項７】 前記導通状態を制御する手段は、 前記リファレンスレベル出力回路の出力線と前記データ
対線との間に接続されるＭＯＳトランジスタで構成され
ると共に、 前記差動型増幅器に入力されるデータ対線のそれぞれの
信号が増幅された後に導通状態から非導通状態となるこ
とを特徴とする請求項６記載の３トランジスタ型ＤＲＡ
Ｍメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9168904A JPH1116344A (ja) | 1997-06-25 | 1997-06-25 | ３トランジスタ型ｄｒａｍメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9168904A JPH1116344A (ja) | 1997-06-25 | 1997-06-25 | ３トランジスタ型ｄｒａｍメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1116344A true JPH1116344A (ja) | 1999-01-22 |
Family
ID=15876725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9168904A Withdrawn JPH1116344A (ja) | 1997-06-25 | 1997-06-25 | ３トランジスタ型ｄｒａｍメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1116344A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006503440A (ja) * | 2002-10-18 | 2006-01-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | キャパシタを含んだ集積回路構造およびその製造方法 |
| WO2011055669A1 (en) * | 2009-11-06 | 2011-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2011145738A1 (en) * | 2010-05-20 | 2011-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| WO2018047035A1 (en) * | 2016-09-12 | 2018-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, driving method thereof, semiconductor device, electronic component, and electronic device |
-
1997
- 1997-06-25 JP JP9168904A patent/JPH1116344A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006503440A (ja) * | 2002-10-18 | 2006-01-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | キャパシタを含んだ集積回路構造およびその製造方法 |
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| US8124475B2 (en) | 2002-10-18 | 2012-02-28 | Infineon Technologies Ag | Integrated circuit arrangement with capacitor and fabrication method |
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| US10388364B2 (en) | 2016-09-12 | 2019-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, driving method thereof, semiconductor device, electronic component, and electronic device |
| US10943646B2 (en) | 2016-09-12 | 2021-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, driving method thereof, semiconductor device, electronic component, and electronic device |
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|---|---|---|---|
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