KR960016566B1 - 스큐 보정된 마스터 클럭 신호 발생 장치 - Google Patents

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Abstract

없음.

Description

스큐 보정된 마스터 클럭 신호 발생 장치
제1도는 본 발명에 따라 스큐 보정된 마스커 클럭 신호 MCS 및 수반되는 스큐 에러 신호 SES를 발생시키는 장치의 블럭도.
제2도는 제1도의 클럭 신호 블생 장치에 사용되는 한쌍의 제어 신호는 FCS 및 SCS를 발생시키는 장치의 논리 개략도.
제3도는 제2도의 제어 신호 발생 장치의 동작을 이해하는 유용한 신호 파형 도시도.
제4도 및 5도는 제1도의 클럭 신호 발생 장치의 기능 설명에 유용한 신호 파형 도시도.
제6도 스큐 보정된 클럭 신호 MCS와 함께 사용되는 색도 복조 장치의 블럭도.
제7도는 제6도의 색도 복조 장치에 사용되는 새로운 라인 신호
Figure kpo00001
를 발생시키는 장치의 부분적인 블럭도.
* 도면의 주요부분에 대한 부호의 설명
210 : A/D변환기260 : 저역통과필터
312 : 지연소자CVS : 합성 비디오 신호
IF : 중간 주파수IHSP : 인입 수평 동기 펄스
MCS : 마스터 클럭 신호VCR : 비디오 카세트 레코더.
본 발명은 디지탈 텔레비젼 수상기에 사용되는 스큐 보정된 마스터 클럭 신호(skew corrected master clock signal : MCS)를 발생시키는 장치에 관한 것이다.
디지탈 TV 수상기에서, 방송 아날로그 칼라 비디오 신호는 종래의 수신 안테나에 인가된다. 안테나에 의해 수신된 상기 신호는 아날로그 동조기 및 중간 주파수(IF)회로에 의해 처리된다. IF 회로에서 나온 기저대 합성 비디오 신호 CVS는 아날로그-디지탈(A/D) 변환기에 인가된다. A/D 변환기는 샘플링 또는 마스터 클럭 신호 MCS에 응답하여 아날로그 합성 비디오 신호 CVS의 2진 또는 디지탈 표현을 발생시킨다. 2진 샘플은, 합성 비디오 신호 CVS의 휘도 Y(루마) 및 색도 C(크로마) 성분이 TV 수상기의 매트릭스 회로로의 인가를 위해 적당히 조절되도록 디지탈 회로에서 처리된다. 매트릭스 회로에 의해 발생된 적(R), 녹(G) 및 청(B) 신호는 키네스코프(kinescope)로의 인가를 위해 아날로그 형식으로 다시 변환된다.
색도 복조에 있어서는, 샘플링 클럭 신호 MCS의 주파수를 칼라 부반송파 주파수 FSC의 4배로 설정하고, 이 4FSC의 클럭 신호를 인입하는 합성 비디오 신호 CVS에 포함되어 있는 칼라 버스트 신호 BS에 위상 고정시키는 것이 유리하다. 4FSC의 버스트 고정 클럭(BLC)을 이용한 색도 신호 C의 샘플링은 샘플 시퀀스 -(B-Y), -(R-Y), (B-Y), (R-Y), -(B-Y) 등을 발생시킨다. 복조는 샘플 대역(stream)을 개별적인 (R-Y) 및 (B-Y) 데이타 대열로 단순히 디멀티플렉싱 함으로써 이룩될 수 있다.
그러나, 메모리에 의존하는 특성(예컨대, 픽처 인 픽처(picture-in-picture), 정지 화상, 줌, 귀납적 필터링 등)에 있어서는, 라인 고정 클럭(LLC)에 의해 비디오 신호를 처리하는 것이 바람직하다. 라인 고정 클럭은 수평 라인당 일정한 정수(즉, 910)의 샘플링점을 발생시킨다. 이것은 각각의 샘플이 수직으로 정렬(즉, TV 라스터는 직교로 샘플됨)되기 때문에 메모리 의존하는 비디오 특성 처리(예컨대, 라인 필드 또는 프레임 메모리)를 간단하게 한다.
표준 NTSC 비디오 신호(즉, 방송 TV 신호)에 대해, 칼라 부반송파 주파수 FSC의 짝수 정수배인 샘플링 클럭 주파수는 매 수평 라인 기간마다 일정한 정수 개의 클럭 펄스를 포함한다. 칼라 부반송파 주파수 FSC는 표준 NTSC TV 신호에서 수평 라인 주파수 FH의 455/2배(즉, FSC=(455/2)×FH)로 설정된다. 4FSC의 샘플링 클럭 주파수 FMCS는 매 수평 라인 기간마다 정확히 910 클럭 주기(4×455/2)를 갖는다. 표준 NTSC 비디오 신호에 대해, 클럭 신호는 버스트 고정됨과 동시에 라인 고정될 수 있어서, 색도 복조 및 메모리에 의존하는 응용(예컨대, 줌)을 용이하게 한다
그러나, 모든 NTSC 호환 TV 신호가 NTSC 방송 표준 양식을 정확히 따르지는 못한다. 예로, 비디오 카세트 레코더(VCR)에 의해 발생된 신호는 재생된 신호에서 다양한 수평 라인 기간을 갖는다. 이것은 수평 라인당 발생된 클럭 펄스의 개수의 변화(예컨대, 909.9, 910, 910.1 등)를 초래한다. 일반적으로, 비-표준 TV 신호에서는 클럭 신호가 버스트 고정됨과 동시에 라인 고정되는 것이 불가능하다.
디지탈 영역에서 비-표준 TV 신호를 처리하는 이미 공지된 두 방법에서는 버스트 고정 클럭과 라인 고정 클럭중 어느 한 클럭을 이용한다. 버스 고정 클럭의 사용은 색도 복조를 간단하게 한다. 그러나, 버스트 고정 클럭은 수평 라인당 클럭 펄스의 개수를 변화시키므로, 수평 동기 성분에 대한 클럭 신호 위상의 라인간 변화가 발생된다. 수평 동기 신호에 대한 클럭 신호의 라인간 위상 변화는 TV 라스터의 연속 라인으로 부터의 각 화상소자(픽셀)의 오정렬(misalignment)을 야기시키므로, 메모리 의존 특성에 대한 부수적인 처리를 요구한다.
버스트 고정 클럭 시스템에서 메모리에 기록되기 전에 픽셀의 라인간 오정렬을 보상하기 위해, 입력 신호 샘플은 인입하는 수평 동기 펄스 IHSP와 샘플링 클럭 펄스 MCSP 사이의 위상차에 대해 시간 이동되거나 스큐보정된다. 또한, 메모리로부터 판독된 신호 샘플은 TV 수상기의 RGB 매트릭스에 인가되기 전에 스큐에러가 보정된다. 발명의 명칭이 "픽쳐 인픽쳐 텔레비젼 시스템에 대한 타이밍 보정(TIMING CORRECTION FOR APICTURE-IN-PICTURE TELEVISION SYSTEM)"인 미합중국 특허 제4,638,360호는 버스트 고정 클럭을 이용하는 메모리 의존 비디오 신호 처리 시스템에서 인입 및 인출 신호의 시간축 에러를 보정하는 예시적 회로를 기술한다.
대안으로, 비-표준 TV 신호 샘플링을 위해 라인 고정 클럭을 사용할 수도 있다. 이것은 비디오 특성 처리(예컨대, 픽처 인 픽처)를 단순화시키지만, TV 신호가 비-표준일때 색도 복조 동작이 복잡해진다. 라인 고정 클럭 시스템에서 동작하는 색도 복조 장치 상세에 대해서는 1985년 6월 시카고에서 개최된 소비자 일렉트로닉스에 관한 국제회의에서 명칭이 "라인"고정 데이타 칼라 디코딩"인 톰 닐레센에 의해 제출된 논문을 참조한다.
본 발명에 따라, 스큐 보정된 마스터 클럭 신호 MCS를 발생시키는 장치가 개시된다. 상기 장치는 스큐 보정된 마스터 클럭 신호 MSC의 소정의 공칭 주파수(예컨대, 4FSC)의 일정 정수(K)배인 주파수를 갖는 일정 주파수 신호 FFOS를 제공하는 발진기를 포함한다. 일정 주파수 발진기 신호를 수신하도록 결합된 K 분주 회로(frequency divide-by-K circuit)는 매수평 라인이 개시될때 리세트되는 스큐 보정된 마스터 클럭신호 MCS를 발생시킨다.
스큐 보정된 마스터 클럭 신호 MCS는 버스트 위상에 고정되지 않는다. 게다가, 스큐 보정된 마스터 클럭은 수평 라인당 일정 정수개의 클럭 펄스를 제공하지 않으므로, 라인 고정되지 않는다. 그러나, 스큐 보정된 마스터 클럭 신호 MCS의 위상은 매 수평 라인이 개시될때 리세트된다. 스큐 보정된 마스터 클럭 신호 MCS가 리세트되면, 그 주파수는 그 다음 수평 라인의 시작까지 일정(예컨대, 4FSC)하다.
본 발명의 제1양상에 따르면, K 분주 회로는 플립플롭과 직렬 접속되어 매 수평 라인 마다 제1제어 신호 FCS에 의해 리세트되는 m 분주 회로를 포함하며, 상기 스큐 보정된 마스터 클럭 신호 발생 장치는 상기 m 분주 회로가 리세트되는 동안 상기 플립플롭의 출력을 변하지 않게 하는 수단을 더 포함한다.
본 발명의 제2양상에 따르면, K 분주 회로의 상태는 그 회로가 리세트되기 직전에 포착되어 저장(예컨대, 색도 복조 장치에서 사용하도록)된다.
도면에서, 다양한 블럭을 상호 접속하는 라인은 다중-비트 병렬 디지탈 신호를 전달하는 다중-도선 버스 또는 아날로그 신호를 전달하는 단일 도선 접속을 나타낸다.
비디오 신호 처리 기술에 숙련된 자는 이하 기술될 많은 기능이 디지탈 또는 아날로그 영역에서 실시될 수 있다는 것을 쉽게 알 수 있을 것이다.
인입 비디오 신호는 NTSC 표준 양식에 명목상 따른다고 가정한다. 명목한 NTSC 표준 양식에 따르는 신호의 예로는 비디오 카세트 레코더 또는 비디오 디스크 플레이어에 의해 발생된 비디오 신호(이하, 비-표준 비디오 신호)가 있다. 또한, 원하는 공칭 클럭 주파수 FMCS는 칼라 부반송파 주파수 FSC의 네(4)배라고 가정한다.
제1도는 본 발명의 원리에 따라 스큐 보정된 마스터 클럭 신호 MCS를 발생시키는 장치(20)를 도시한다. 스큐 보정된 마스터 클럭 신호 MCS를 이하 기술될 방식으로 제6도의 색도 복조 장치(200)에 이용된다.
제1도의 클럭 발생 장치(20)는 비동기 일정 주파수 발진기 신호 FFOS를 제공하는 자주 발진기(free running oscillator : 22)를 포함한다. 자주 발진기(22)의 주파수 FFFOS는 스큐 보정된 클럭 신호 MCS의 원하는 공칭 주파수(예컨대, 4FSC)의 일정 정수배 K(예컨대, 32)로 설정된다.
K분주 회로(30) (이하, 분주기)는 출력단자(32)에서 스큐 보정된 마스터 클럭 신호 MCS를 발생시키는 비동기 발진기(22)의 출력단자(24)에 결합된다. 클럭 신호 MCS의 위상은 이하 설명될 방식으로 수평 동기 신호 펄스 IHSSP 발생 다음에 매 라인의 시작에서 리세트된다.
본 발명의 장점은 라인 고정 전압 제어 발진기(VCO) 대신에 자주 일정 주파수 발진기(22)가 사용된다는 점이다. 또다른 장점은 마스터 클럭 신호 MCS가 매 수평 라인마다 리세트됨으로써 라인간에 픽셀의 타이밍이 일치된다는 것이다. 이것은 픽처 인 픽처, 줌 화상 동결 등과 같은 메모리에 의존하는 응용의 구현에 도움이 된다.
발진기 주파수의 선택은 화상 소자에 대한 필요 타이밍 해상도(timing resolution)에 의해 결정된다. 분주기(30) 설계를 간단하게 하기 위해 K(FFFOS/4FSC)를 2의 전수승(integer power) 또는 2의 정수배(예컨대, 128)와 같게 설정하는 것은 유리하다. 예로 1.832727GHz의 발진기 주파수 FFF0S는 마스터 클럭 신호 MCS의 필요 공칭 주파수 14.31818MHz(4FSC)의 128배이다. 그것은 텔레비젼 래스터에 대해 0.546 나노초의 타이밍 해상도를 초래한다.
분주기(30)는 JK 플립-플롭(50)과 직렬 접속된 m 분주 회로(40)(여기서 m은 일정 정수)를 구비한다. m이 2의 멱수(예컨대, 16)일때, m 분주 회로(40)는 제1도에 도시된 방식의 리플 구성으로 접속된 다수의 쌍안정 플립플롭(40,42,… 및 48)으로 구현될 수 있다. 쌍안정 플립플롭(42 내지 48)은 제1제어 또는 타이밍 신호 FCS에 응답하여 매 수평 라인마다 한번씩 리세트된다.
제2도는 인입 수평 동기 신호 펄스 IHSSP의 특정한 엣지(102)(예컨대, 리딩 엣지)와 일정 주파수 발진기 신호 FFOS에 응답하여 제1제어 신호를 발생시키는 장치(100)를 도시한다. 제어 신호 발생 장치(100)에 인가된 수평 동기 신호 IHSS는 연속-시간 아날로그 신호이다. 수평 동기 신호 IHSS는 TV 수상기의 종래의 수평 위상 고정 루프 회로로부터 발생될 수 있다.
제어 신호 발생 장치(100)는 다수의 D 플립플롭(104,106 및 108)과, 한쌍의 OR게이트(110 및 112)를 포함한다. 제어 신호 발생 장치(100)의 동작은 제3도에 도시된 파형과 관련하여 설명된다.
일정 주파수 발진기 신호 FFOS(제3도의 파형(a))는 플립플롭(104 내지 108)의 클럭 입력단자에 인가된다. 인입 수평 동기 신호 펄스 IHSSP의 리딩 엣지(102)(파형(b)는 제1플립플롭(104)의 데이타 입력 단자 D1에 결합된다. 제1플립플롭(104)의 Q1및
Figure kpo00002
출력(파형(c) 및 (d)은 각각 OR게이트(112)의 입력단자와 제2플립플롭(106)의 데이타 입력단자 D2에 인가된다. Q2및
Figure kpo00003
출력(파형(e) 및 (f))은 각각 제3플립플롭(108)의 데이타 입력단자 D3와 OR게이트(110)의 입력 단자에 결합된다. 제3플립플롭(108)의 Q3출력(파형(g))는 OR게이트(110 및 112)의 각 입력단자에 인가된다. 제1 및 제2제어 또는 타이밍 신호 FCS 및 SCS(파형(h) 및 (i))는 각각 OR게이트(110 및 112)의 출력단자(114 및 116)에서 발생된다. 파형(j)은 제2제어 신호 SCS의 반전값
Figure kpo00004
를 도시한다.
제3도의 파형(h)에서 알 수 있는 바와 같이, 제1제어 신호 FCS는 (인입 수평 동기 신호 펄스 IHSSP의 리딩 엣지(102) 발생후의) 일정 주파수 발진기 신호 FFOS의 제2상승 엣지(122)로부터 제3상승 엣지(124)까지 연장된다. 반면에 제2제어 신호 SCS는 파형(i)로 도시된 방식으로 일정 주파수 발진기 신호 FFOS의 제1상승 엣지(120)로부터 제3상승 엣지(124)까지 연장된다. 제1제어 신호 펄스 FCSP의 리딩 엣지(126)는 관련된 제2제어 신호 펄스 SCSP의 리딩 엣지(128) 후에 발생한다.
앞에서 가리킨 바와 같이, 분주기(30)는 m 분주 회로(40) 및 JK 플립플롭(50)으로 구성된다. m 분주 회로(40)의 쌍안정 플립플롭(48)의 출력 Q4은 AND 게이트(66)를 통해 JK 플립플롭(50)의 클럭 입력 단자에 인가된다. 제2제어 신호 SCS는 플립플롭(50)의 J 및 K 입력 단자에 결합된다. 플립플롭(50)의 J 및 K 입력 단자에 결합된다. 플립플롭(50)의 J 및 K 입력 단자로의 제2제어 신호 SCS 인가는 m 분주 회로(40)가 제1제어 신호 FCS에 응답하여 매 라인마다 한번씩 리세트되는 동안 Q 출력(즉, MCS 신호)의 변화를 방지한다.
본 발명의 또다른 특징에 따르면, 클럭 신호 발생 장치(20)는 리세트 동작동안 JK 플립플롭(50)의 출력상태 Q5와 무관하게 각 스큐 보정된 클럭 신호 펄스 MCSP(매 인입 수평 동기 신호 펄스 IHSSP 후에 발생)의 그다음 소정 천이(즉, 상승 또는 하강)를 조정하는 제1도에 도시된 회로(60)를 더 포함한다. 조정 회로(60)의 기능은 제4 및 5도의 파형을 참조하여 이하 설명된다.
조정 회로(60)는 JK 플립플롭(62), OR 게이트(64) 및 AND 게이트(66)를 포함한다. 플립플롭(62)의 J 및 K 입력 단자는 논리 1상태 (+5) 및 논리 0 상태(접지)에서 각각 바이어스된다. 플립플롭(62)의 클럭입력 단자는 쌍안정 플립플롭(48)의 출력 신호 Q4를 수신하도록 결합된다.
OR 게이트(64)는 JK 플립플롭(50)의 출력 신호 Q5/MCS와 제2제어 신호 SCS를 수신하도록 결합된 입력 단자를 갖고, JK 플립플롭(62)의 리세트 단자에 결합된 출력 단자를 갖는다. AND 게이트(66)는 쌍안정 플립플롭(48)의 출력신호 Q4와 JK 플립플롭(62)의 출력 신호 Q5" 를 수신하도록 결합된 입력 단자를 갖는다. AND 게이트(66)의 출력은 JK 플립플롭(50)의 클럭 입력 단자에 인가된다.
제4도는 클럭 신호는 Q5/MCS(파형(d))가 로우인동안 제어 신호 FCS 및 SCS(파형(b) 및 (c))가 발생되는 상황을 도시한다. 제5도는 클럭 신호 Q5/MCS(파형(d))가 하이인 동안 제어 신호 FCS 및 SCS(파형(b) 및 (c))가 발생되는 상황을 도시한다. 클럭 신호 MCS의 제1상승 엣지(80 및 82)는 각각 제1제어 신호 펄스 FCSP(70 및 72)의 종료후 일정 시간 간격 "δ" 후에 발생하는 것을 알 수 있다. 이것은 클럭 신호 MCS가 제어 또는 타이밍 신호 FSC 및 SCS 발생시에 로우 또는 하이인지에 무관하다.
제4도의 파형(a)는 m 분주 회로(40)의 출력 신호 Q4를 도시한다. m 분주 회로(40)의 쌍안정 플립플롭(42 내지 48)은 제1제어 신호 FS(파형(b))에 의해 리세트된다. 일단 리세트 펄스 FCSP(70)가 제거되면, m분주 회로(40)의 출력 Q4은 파형(a)에 의해 도시된 규정 패턴(즉, FFOS 신호의 매 m 사이클 마다 Q4신호의 하나의 하강 엣지(84))에 따른다.
리세트 펄스 RP(제4도의 파형(e))는 JK 플립플롭(62)의 출력 신호 Q5" (파형(f))가 로우가 되도록 한다. 상기 신호 Q5" 는 신호 Q4(파형(a))의 제1부(negativ) 방향 엣지(84)가 신호 Q5" 가 하이로 되는 시간에 JK 플립플롭(62)의 클럭 입력 단자에 인가될때까지 로우인채로 남는다.
AKD 게이트(66)의 출력에서 신호 Q4" (제4도의 파형(g))은 JK 플립플롭(62)에서 나온 다른 입력 신호 Q5" (파형(f))가 하이일때 입력 신호 Q4(파형(a))를 따른다. 플립플롭(50)의 J 및 K 입력단자가 로우(즉, SCS가 로우)일때, 그의 출력 Q5은 로우로 남는다. 플립플롭(50)의 J 및 K 입력단자가 하이(즉, SCS가 하이)일때, 클럭 입력 신호 Q4" 의 모든 부방향 엣지에서 플립플롭(50)의 출력상태 Q5가 변한다. JK 플립플롭(50)의 출력(파형(d))은 스큐 보정된 클럭 신호 MCS이다.
전술된 바와 같이, 제5도의 파형은 클럭 신호 Q5/MCS(파형(d))가 하이인동안 제어 신호 FCS 및 SCS(파형(b) 및 (c))가 발생하는 상황을 도시한다. 신호 Q4, FCS 및 SCS를 도시하는 제5도의 파형(a),(b) 및 (c)은 제4도의 각 파형(a),(b) 및 (c)과 같다.
JK 플립플롭(62)의 출력 Q2" (제5도의 파형(f))은 플립플롭(62)이 리세트되지 않기 때문에 하이로 남는다. AND 게이트(66)의 출력 Q4" (파형(g))은 m 분주 회로(40)의 출력 신호 Q4(파형(a))에 따른다.
플립플롭(50)의 J 및 K 입력이 하이(즉, SCS가 하이)이크로 클럭 입력 신호 Q4" (파형(g)의 모든 하강 엣지는 JK 플립플롭(50)을 트리거한다. 제5도의 파형(d)는 JK 플립플롭(50)의 출력 MCS을 도시한다. 클럭 신호 MCS의 제1상승 엣지(82)는 m 분주 회로(40)가 제1제어 신호 FCS에 응답하여 리세트된 후 동일시간 간격 "δ"후에 발생함을 알 수 있다.
클럭 발생 장치(20)는 분주기가 제1제어 신호 FCS에 응답하여 모든 수평 라인을 리세트 하기 전에 현재 상태 SES를 포착 및 저장시키는 분주기(30)에 결합된 수단(150)을 포함한다. 상태 신호 SES(이것은 분주기(30)가 리세트되는 시간에서 분주기 계수를 나타낸다)는 각 화상 라인의 시작에서 관련된 수평 동기 펄스 IHSSP에 관련하는 클럭 신호 MCS의 스큐 또는 위상 에러를 표시한다. 상태 포착 수단은 분주기 플립플롭(42,44,…48 및 50)의 출력상태 Q1, Q2,…Q4및 Q5를 수신하도록 결합된 D 입력단자를 갖는 다수의 D 플립플롭(152,154,…158 및 160)을 구비한다. 제2제어 신호 SCS의 보수
Figure kpo00005
(제3도의 파형(j))은 상태 포착 플립플롭(152 내지 160)의 모든 클럭 입력 단자에 인가된다.
스큐 또는 위상 에러를 나타내는 분주기 플립플롭(42 내지 50)의 현재 상태 SEC는
Figure kpo00006
신호에 응답하여 각 플립플롭(152 내지 160)내에 래치(latch)된다. 제3도로부터, 제2제어 신호 펄스 SCSP(파형(i))의 리딩 엣지(128)는 제1제어 신호 펄스 FCSP(파형(h))의 리딩 엣지(126) 이전에 발생함을 알 수 있다. 이로인해 상태 포착 수단(150)은 제제어 신호 FCS에 의해 리세트되기 전에 분주기(30)의 현재 상태 SES를 저장한다. 색도 복조 장치(200)는 제6도에 도시된 방식으로 스큐 보정된 클럭 신호 MCS와 상태 신호 SES(스큐 에러 표시)를 이용한다. 제6도의 색도 보조 장치는 미합중국 특허원 제032,829호의 주제이다.
인입 합성 비디오 CVS는 아날로그/디지탈(A/D) 변환기(210)의 입력단자(202)에 인가된다. A/D 변환기(210)는 스큐 보정된 클럭 신호 MCS에 의해 결정된 비율로 인입 비디오 신호 CVS의 8비트 디지탈 표현 CVS'를 발생시킨다.
디지탈 샘플 CVS'은 한쌍의 증배기(220 및 230)에 인가되어, 여기서 그들은 버스트 고정 칼라 부반송파신호의 위상 각 øSC의 코사인 및 사인값에 의해 증배되는데, øSC=ωSC·t 또는 2π·FSC·t이다. 제1 및 제2증배기(220 및 230)의 출력 FMO 및 SMO은 다음과 같이 표시될 수 있다.
FMO=(B-Y)+2배 주파수(2FSC성분…1
SMO=(R-Y)+2배 주파수(2FSC성분…2
상기 식에서, (B-Y) 및 (R-Y)은 색차 신호이며, 2배 주파수 성분은 칼라 부반송파 주파수 FSC의 2배의 주파수를 갖는 신호 성부이다. 한쌍의 저역 통과 필터(250 및 260)는 각 증배기(220 및 230)에 결합되어 이들의 각 출력으로부터 원치않은 2배 주파수(2FSC) 성분을 제거시킨다.
증배기(220 및 230)에 인가된 사인 및 코사인 값은, 칼라 부반송파 신호에 위상 고정되어 내부에 발생되는 신호의 순시 위상 øSC에 응답하여 랜덤 액세스, 판독전용 메모리(ROM)(240)에 의해 발생된다. 위상 각 정보 øSC가 발생되는 방법 설명은 이하 주어진다.
색도 복조 장치(200)는 고정 칼라 부반송파 표시 신호의 순시 위상 각 øSC을 발생시키는 회로(300)를 포함한다. 회로(300)는 이상 시간 발진기(DTO)(310), 스큐 보정된 클럭 신호 MCS에서 한 라인에 한번의 불연속을 보상하는 수단(320), 버스트 위상 에러 정보를 공급하는 수단(330)을 포함한다. DTO(310)는 지연소자(312) 및 가산기(314)를 포함한다. 지연 소자(312)는 마스터 클럭 신호 MCS로 고정된 다수(P)의 D 플립플롭으로 구성된다. 각 클럭 주기에서, 가산기(314)는 P비트 전의 합(제1입력단자(316)에서)에 (p-1) 비트 증가분(제2입력단자(318)에서)을 가산한다. 가산기 출력의 p비트만이 D 플립플롭에 의해 래치되어 모듈(2P) 누산기를 형성한다.
단자(318)에서의 증가분은 다음의 합을 구성한다.
·공칭 칼라 부반송파 주파수 FSC(즉, NTSC 양식에서 3.58MHz)를 나타내는 단자(340)상의 (p-1) 비트값 NCSS,
·매 라인 마다 한번 q비트의 상태 또는 스큐 에러 신호 SES의 정규화된 값을 나타내는 단자(322)상의 (p-1) 비트값 NSES,
·인입 합성 비디오 신호 CVS에 포함된 버스트 신호 BS와 내부에 발생된 칼라 부반송파 표시신호 øSC사이의 위상 에러 △øSC를 나타내는 단자(322)상의 (p-12) 활성 비트값 PES이다.
p의 값은 칼라 부반송파 표시신호 øSC에서 소정의 해상도를 얻도록 선택된다. Hz(예컨대, 30Hz) 즉, 공칭 클럭 주파수 FMCS(예컨대, NTSC 양식에서 14.3MHz)에서의 해상도 r과 비트수 p의 관계는 이하로 주어진다.
r=FMCS/2P
상기 특정 실시예에서, p은 20비트이다.
가산기(350)는 단자(340)상의 칼라 부반송파 주파수의 공칭값 NCSS에 단자(322)상의 위상 에러 신호 PES를 가산한다. 또다른 가산기(360)는 매 수평 라인 마다 가산기(350)의 출력에 단자(322)상의 상태 또는 스큐 에러 신호 NESS의 정규화된 값을 가산한다.
다음의 예시적 상황을 생각해 보자.
·p=8비트
·q=5비트
·위상 에러 신호 PES=0
·정규화된 상태 또는 스큐 에러 신호 NSES=0
·마스터 클럭 신호 MCS의 공칭 주파수는 4FSC이다.
·칼라 부반송파 신호를 표시하는 공칭 디지탈 값은 이하로 주어진다.
NCSS =2P/4
=2P-2
=26
=0100 0000
이러한 상황에서, 가산기(314)의 모듈은 각 클럭 주기에서 일정한 증가 0100 0000 만큼 증가되다. DTO출력 시퀀스는 이하로 주어진다.
Figure kpo00007
상기 표로부터, DTO(310)의 출력은 톱니형 응답임을 알 수 있는데, 그것은 FSC비율로 네 값(0000 0000, 0100 0000, 1000 0000 및 1100 0000)의 세트(즉, 매 4클럭 펄스 동안 한 주기)로 순환한다. 상기 예시적인 예에서, DTO 출력값은 NCSS값(즉, 0100 0000)으로 설정되는데, 이것은 칼라 부반송파 신호 주파수 FSC의 공칭값을 나타낸다. 전술된 바와같이, 두 PES 및 NSES 값은 제로로 가정된다.
기능상의 블럭(320)은 증배기(324) 및 AND 게이트(326)를 포함한다. 증배기(324)는 정규화 계수 NF=2q-q/4를 q비트 스큐 에러 신호 SES에 곱함으로써(p-1) 비트의 정규화된 디지탈 값 NSS를 제공한다. 정규화계수 NF는 2의 정수 거듭 제곱이므로, 증배 기능은 간단한 비트 이동으로써 실현될 수 있다.
AND 게이트(326)의 한 입력은 p-1 비트의 정규화된 스큐 에러 신호 NSES를 수신하도록 결합된다. 새로운 라인 신호 NLS의 보수
Figure kpo00008
(제4도의 (i) 및 제5도의(i))는 AND 게이트(326)의 다른 입력에 인가된다. AND 게이트(326)는
Figure kpo00009
신호에 응답하여 매 수평 라인 마다 한번씩 출력단자(322)에 정규화된 스큐 에러 신호 NSES를 제공한다. 칼라 부반송파 신호의 공칭값 NCSS에 정규화된 스큐 에러 신호 NSES을 더하여 매 수평라인의 시작에서 클럭 펄스 MCSP의 신장에 대해 DTO 출력 øSC을 보상한다.
제7도에 도시된 D 플립플롭(370)은 새로운 라인 신호
Figure kpo00010
를 제공한다. 플립플롭(370)의 D입력단자는 논리 1상태(+5V)에서 바이어스된다. 클럭 신호 MCS 및 제2제어 신호 SCS는 각각 플립플롭(370)의 클럭 입력 단자 및 리세트 단자에 인가된다. 파형(제4도의 (i) 및 제5도의(i)) 플립플롭(370)의 출력 단자(372)에서의
Figure kpo00011
신호를 도시한다.
기능상의 블럭(330)은 AND 게이트(334) 및 버스트 루프 필터(336)를 포함한다. AND 게이트(334)는 버스트 게이트 신호 BGS와 단자(262)의 신호를 수신하도록 결합된 입FUR 단자를 갖는다. 버스트 게이트 신호 BGS는 인입 합성 비디오 신호 CVS의 버스트 세그먼트 동안 논리 1이다. AND 게이트(334)는 출력에 버스트 게이트 신호 BS가 논리 1일때 저역통과필터(260)의 출력을 제공하다. 이 간격동안 저역통과필터(260)의 출력은 내부발생된 칼라 부반송파 표시 신호 øSC와 인입 합성 비디오 신호 CVS에 포함된 버스트 신호 BS 사이의 위상 에러 △øSC를 나타낸다.
내부 발생된 øSC신호가 버스트 신호 BS와 동상일때, 저역통과필터(260)의 출력은 제로이다. øSC신호가 BS 신호보다 앞설때, 저역통과필터(260)의 출력은 부극성이다. 반면에 øSC신호가 BS 신호보다 뒤질때, 저역통과필터(260)의 출력은 양극성이다.
버스트 루프 필터(336)는 버스트 신호 BS의 여러 주기에 걸쳐 AND 게이트(334)의 출력 △øSC의 가중 평균 PES(예컨대, ＼∑ω＼S(,i),△ø＼S(,sc))를 발생시킨다. 칼라 부반송파 신호의 공칭값 NCSS에 정극성 또는 부극성 위상 에러 값 PES를 더하면 각각 DTO 출력 øSC을 버스트 신호 BS와 동기시키는 방식으로 DTO 출력 주파수를 상승 또는 하강 시킨다.
ROM(240)은 ROM은 어드레스 입력부에 인가된 øSC값으로 표시된 위상 각에 대한 사인 및 코사인 함수값을 발생시킨다. 칼라 부반송파 신호의 위상각과 ROM(240)의 øSC입력 사이의 관계는 이하로 주어진다.
위상 각=øSC2P×2π
여기서, øSC는 양수이다.
요약하면, 회로(300)는 색도 복조 장치(200)에 사용되는 불연속 스큐 보정된 클럭 신호 MCS로부터 버스트 고정 칼라 부반송파 표시 신호 øSC를 발생시킨다. DTO(310)는 버스트 고정 칼라 부반송파 표시신호 øSC을 표시하는 모듈로(2P) 출력을 제공한다. 기능상의 블럭(320)은 스큐 보정된 클럭 신호 MCS에서 한 라인마다 한번씩 불연속을 보상한다. 기능상의 블럭(330)은 인입 합성 빅디오 신호 CVS에 포함된 칼라 버스트 신호 BS와 내부 발생된 øSC신호 사이의 위상 에러를 보정한다.

Claims (8)

  1. 화상 정보의 연속 수평 라인 사이에 배치된 주기적인 수평 동기 신호(IHSS)를 포함하는 인입 합성 비디오 신호(CVS)의 디지탈 샘플을 처리하는 디지탈 텔레비젼 시스템에서 상기 합성 비디오 신호(CVS)의 상기 디지탈 샘플을 발생시키기 위해 사용되는, 스큐 보정된 마스터 클럭 신호(MCS)를 발생시키는 장치에 있어서, 상기 스큐 보정된 마스터 클럭 신호(MCS)의 소정의 공정 주파수의 일정 정수배(K)인 주파수를 갖는 비동기 일정 주파수 신호를 제공하는 발진기(22)와 ; 상기 수평 동기 신호(IHSS) 및 상기 비동기 일정 주파수 신호에 응답하여 수평 동기 신호 펄스(IHSSP)가 발생할 때마다 이어서 제1제어 신호(FCS)를 발생시키기 제어 신호 발생 수단(100) 및 ; 상기 비동기 일정 주파수 신호를 수신하도록 결합되고 상기 제1제어 신호(FCS)에 응답하여 매 라인마다 한번씩 변경된 위상을 갖는 상기 스큐 보정된 마스터 클럭 신호(MCS)를 발생시키는 위상 변경 수단(30,50)을 포함하는데, 상기 위상 변경 수단은 상기 스큐 보정된 마스터 클럭신호(MCS)를 발생시키면서 매 수평 라인마다 한번씩 리세트되는 K분주 회로(이하 분주기)(30)를 포함하고 ; 상기 비동기 일정 주파수 신호의 주파수는 상기 스큐 보정된 마스터 클럭 신호(MCS) 소정의 공칭 주파수의 짝수 정수배(K=2m, 여기서 m은 정수)이고 ; 상기 분주기는 제1플립플롭(50)과 직렬로 접속되어 매 수평라인 마다 한번씩 상기 제1제어 신호(FCS)에 의해 리세트되는 m 분주회로(40)를 포함하며 ; 상기 장치는 상기 m 분주 회로가 상기 제1제어 신호(FCS)에 응답하여 리세트되는 동안 상기 제1플립플롭의 출력 변화를 방지하는 수단(100)을 포함하는 것을 특징으로 하는 스큐 보정된 마스터 클럭 신호 발생 장치.
  2. 제1항에 있어서, 리세트동안 상기 제1플립플롭의 출력 상태와 관계없이 매 수평 동기 신호 펄스(IHSSP)후에 발생하는 각 스큐 보정된 마스터 클럭 신호 펄스(MCSP)의 그다음 설정된 천이를 조정하는 천이 조정 수단(60)을 더 포힘하는 것을 특징으로 하는 스큐 보정된 마스터 클럭 신호 발생 장치.
  3. 제1항에 있어서, 상기 제어 신호 발생 수단은 상기 수평 동기 신호(IHSS)와 상기 비동기 일정 주파수 신호에 응답하여 제2제어 신호(SCS)를 발생시키며, 상기 제1제어 신호(FCS)를 규정하는 펄스의 리딩 엣지(leading edges)는 상기 제2제어 신호(SCS)를 규정하는 관련 펄스의 리딩 엣지와 트레일링 엣지(trailing edges) 각각에서 발생히며, 상기 제1플립플롭은 상기 m 분주 회로의 출력을 수신하도록 결합된 클럭 입력 단자를 가지며, 상기 제1플립플롭은 상기 m 분주 회로가 상기 제1제어 신호(FFCS)에 응답하여 리세트되는 동안 상태가 변하지 않도록 상기 제2제어 신호(SCS)에 의해 제어되는 것을 특징으로 하는 스큐 보정된 마스터 클럭 신호 발생 장치.
  4. 제3항에 있어서, 상기 상기 리세트 기간 동안 상기 제1플립플롭의 출력 상태와 관계없이 매 수평 동기 신호 펄스(IHSSP)후에 발생하는 각 스큐 보정된 마스터 클럭 신호 펄스(MCSP)의 그다음 설정된 천이를 조정하는 천이 조정 수단(60)을 더 포함하는데, 상기 천이 조정 수단이, 상기 m 분주 회로의 출력을 수신하도록 결합된 클럭 입력 단자 및 리세트 단자를 가지며 상기 클럭 입력 단자에서 소정의 천이가 발생할 때마다 출력 상태를 바꾸는 제2플립플롭(62)과 ; 상기 제1 및 제2제어 신호(FCS,SCS)중 어느 한 신호와 상기 제1플립플롭의 출력 신호(MS)를 수신하도록 결합된 개별 입력 단자를 갖고, 상기 제2øSC의 리세트 단자에 결합된 출력 단자를 갖는 OR 게이트(64) 및 ; 상기 제2øSC의 출력과 상기 m 분주 회로의 출력을 수신하도록 결합된 개별 입력 단자를 갖는, 상기 제1øSC의 클럭 입력 단자에 결합된 출력 단자를 갖는 AND 게이트(66)를 포함하도록 한 것을 특징으로 하는 스큐 보정된 마스터 클럭 신호 발생 장치.
  5. 제4항에 있어서, 상기 제1제어 신호(FCS)에 응답하여 리세트되기 전에 상기 분주기의 현재 상태를 래치(latch)하는 래치 수단(150)을 더 포함하는데, 상기 래치 수단은 상기 분주기의 현재 상태를 나타내는 개별 비트를 수신하도록 결합된 개별 데이타 입력 단자 및 상기 제2제어 신호(SCS)를 수신하도록 결합된 클럭 입력 단자를 갖는 다수의 플립플롭(152,154,158,160)을 구비하고, 상기 분주기의 현재상태는 제2제어 신호펄스(SCSP)가 발생할 때마다 상기 다수의 플립플롭에 의해 래치되는 것을 특징으로 하는 스큐 보정된 마스터 클럭 신호 발생 장치.
  6. 주기적인 수평 동기 신호(IHSS)를 포함하는 인입 아나로그 합성 비디오 신호(CVS)의 디지탈 표현을 처리하며, 마스터 또는 샘플링 클럭 신호(MCS)에 응답하여 상기 인입 아나로그 합성 비디오 신호(CVS)를 디지탈 표현으로 변환하는 아나로그-디지탈(A/D) 변환기(32)를 포함하는 디지탈 텔레비젼 시스템에 사용되는 스큐 보정된 마스터 클럭 신호 발생 장치에 있어서, 상기 마스터 클럭 신호(MCS)의 소정 주파수의 일정 정수배(K)인 공칭 주파수를 갖는 고주파 신호를 제공하는 발진기(22)와 ; 상기 고주파 신호를 수신하도록 결합된 입력 단자를 가지며, 상기 마스터 클럭 신호(MCS)가 제공되는 출력 단자를 갖는 K 분주 회로(이하 분주기)(30)와 ; 상기 수평 동기 신호(IHSS) 및 상기 고주파 신호에 응답하여 매 수평 라인마다 한번씩 제어 신호를 발생시키는 제어 신호 발생 수단(100)과, 상기 분주기에 결합되고, 상기 제어 신호에 응답하여 매 수평 라인마다 한번씩 상기 수평 동기 신호(IHSS)에 관한 상기 마스터 클럭 신호(MCS)의 위상 또는 스큐를 나타내는 상기 분주기의 현재의 출력 상태를 포착하는 상태 포착 수단(150)을 포함하는 것을 특징으로 하는 스큐 보정된 마스터 클럭 신호 발생 장치.
  7. 제6항에 있어서, 상기 분주기는 제1플립플롭 세트(42,44,48)를 포함하며, 상기 상태 포착 수단 (a)상기 제1플립플롭 세트의 개별 출력을 수신하도록 결합된 데이타 입력, (b) 싱기 제어 신호를 수신하도록 결합된 클럭 입력, (c) 상기 스큐의 데이타가 제공되는 출력 단자를 갖는 제2플립플롭 세트(152,154,158,160)를 포함하는 것을 특징으로 하는 스큐 보정된 마스터 클럭 신호 발생 장치.
  8. 제7항에 있어서, 상기 제어 신호 발생 수단은 한쌍의 플립플롭(104,106)과 NOR 게이트(110)를 포함하고 ; 상기 한쌍의 플립플롭의 클럭 입력은 상기 고주파 신호를 수신하도록 결합되고 ; 상기 한쌍의 플립플롭중 제1플립플롭의 데이타 입력은 상기 수평 동기 신호(IHSS)를 수신하도록 결합되고 ; 상기 한쌍의 플립플롭중 제2플립플롭의 데이타 입력은 상기 제1플립플롭의 Q 출력을 수신하도록 결합되며 ; 상기 NOR 게이트는 상기 한쌍의 플립플롭의 Q 출력을 수신하도록 결합된 한쌍의 입력 단자 및 상기 제어 신호가 입수되는 출력 단자를 갖는 것을 특징으로 하는 스큐 보정된 마스터 클럭 신호 발생 장치.
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