KR940006625B1 - 비디오 신호 처리 시스템 - Google Patents

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KR940006625B1
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헨리 니콜슨 위렌
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알 씨 에이 라이센싱 코포레이션
글렌 에이취. 브르스틀
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Abstract

내용 없음.

Description

비디오 신호 처리 시스템
제 1 도는 본 발명의 실시예를 합체하는 디지탈 텔레비젼 신호 처리 시스템중 일부의 블록 다이어그램.
제 2 도는 제 1 도에 도시된 실시예에서 사용하기에 적당한 비표준 신호 검출기를 도시하는 블록 다이어그램.
제 3 도는 제 2 도에 도시된 비표준 신호 검출기에서 사용되는 디지탈 재트리거 가능 원셔트의 블록 다이어그램.
제 4a 도는 제 1 도에 도시된 실시예에서 멀티모드 신호 처리기로서 사용하기에 적당한 응용된 빗형 필터를 도시하는 블록 다이어그램.
제 4b 도는 제 1 도에 도시된 본 발명의 실시예에서 멀티 모드 신호 처리기로서 사용하기에 적당한 순환 잡음 감소 필터를 도시하는 블록 다이어그램.
제 4c 도는 제 1 도에 도시된 본 발명의 실시예에서 멀티 모드 신호 처리기로서 사용하기에 적당한 응용된 필드 순차 주사 시스템을 도시하는 블록 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
12 : ADC 22 : 비표준 신호 검출기
24 : 필드 혹은 프레임 메모리 신호 처리기 25 : 휘도/색도 신호 처리기
414, 416 : 멀티바이브레이터 458 : 프레임 기억장치
470 : 필드 순차 주사 시스템 472 : 라인 순차 주사 시스템
본 발명은 비표준 비디오 신호 존재시에 필드 혹은 프레임 기억 신호 처리기를 제어하기 위한 장치에 관한 것이다.
필드 및 프레임 기억 메모리는 빗형 필터와 같은 비디오 신호 처리 시스템, 순차 주사 시스템 및 일시 잡음 감소 시스템에서 사용된다. 각각의 상기 시스템에 있어서, 필드 혹은 프레임 시간에 의해 분리된 샘플이 결합되어, 처리된 샘플을 발생한다. 상기 시스템은 일반적으로 필드 혹은 프레임간에 양호하게 상호 연관된 신호에 따라 동작하도록 설계된다. 필드간의 이동 또는 비표준 소스에 의한 신호 발생 때문에 비디오 신호가 양호하게 상호 연관되지 않을 때, 필드 혹은 프레임 메모리 신호 처리기의 성능이 떨어지게 된다.
재생된 영상 불량이 최소화되도록 부족한 상호 연관이 검출될때, 필드 혹은 프레임 처리를 적어도 부분적으로 무효화하는 것이 바람직하다. 예를들어, 많은 프레임 메모리 신호 처리 시스템은 움직이는 물체를 표시하는 영상 부분에 대한 프레임 메모리 처리 단계를 수정하거나 피하는 동작 검출기를 포함한다.
상기된 바와같이, 비표준 소스로부터의 신호 혹은 비표준 신호는 필드 혹은 프레임간에 상호 연관이 양호하지 않게 된다. 비표준 신호란 용어는 색도 서브 캐리어 주파수(fsc)대 수평 라인 주파수(fH) 비율이 규정된 표준치로부터 상당히 이탈된 칼라 비디오 신호를 의미한다. 상기 비율이 디지탈 텔레비젼 수상기 같은 샘플된 데이타 비디오 신호 처리 시스템에서는 매우 중요하다. 상기 시스템에서, 샘플링 비율은 특징의 비디오 신호 규격에 의해 결정된 신호 상호 관계의 잇점을 이용하기 위해 보통 fsc의 배수를 선택한다. 예를들어, NTSC규격에서는 주파수(fsc)가 라인 주파수(fH)의 절반의 455번째의 고조파이며, fsc가
Figure kpo00001
의 고조파이기 때문에, 라인사이의 색도 신호와 프레임 사이의 색도 신호에는 각각 180°위상 이동이 있는 반면에, 휘도 신호에는 위상 이동이 없다. 상기 상호관계는 프레임 및 라인 빗형 필터에 의해 행해져, 합성 비디오 신호의 휘도 및 색도 성분을 분리한다. 4fsc비율에서 취한 합성 비디오 샘플에서 1라인 혹은 1프레임 시간만큼 딜레이된 샘플을 감산할때, 샘플의 휘도 성분이 제거되고, 오직 색도 성분만이 남기 쉽다. 이와 비슷하게, 1라인 혹은 1프레임에 의해 분리된 샘플이 가산될때, 색도 성분이 제거되고 오직 휘도 성분만이 남게 된다. 프레임 빗형 필터를 효과적으로 하기 위해, 2프레임으로부터의 샘플이 가깝게 배열되어야 한다. 만약 잘못 배열된(이하 오배열이라 함) 샘플이 빗형 필터에 인가된다면, 샘플의 휘도 및 색도 성분이 상호 연관되지 않고, 따라서, 빗형 필터는 왜곡된 색도 및 휘도 신호를 발생한다.
필드 혹은 프레임간의 샘플 오배열은, 또한, 다른 형태의 필드 혹은 프레임 메모리 신호 처리기에 대해 문제가 될 수 있다. 예를들어, fsc대 fH의 평균비율이 표준 비율에 일치하지 않을 때, 몇몇 비디오 게임 및 퍼스널 컴퓨터와 같이, 영상이 필드간에 비대칭이 된다. 상기 비대칭은 필드 순차 주사 시스템에 들쑥날쑥한 영상이 표시되게 하고, 순환 잡음 감소 필터에 의해 처리된 신호에 대한 수평 영상 해상도의 일정한 손실을 야기한다.
그러나, 순간 비율이 라인간에 상당히 변한다면 fsc대 fH의 평균 비율이 표준 비율과 일치하는 경우에도 상기 오배열 문제가 발생할 수 있다. 예를들어, 비디오 테이프 레코더(VTR) 및 비디오 디스크 플레이어에서, 라인 주파수(fsc)가 테이프 혹은 디스크의 속도에 의해 결정되는 반면에, 서브 캐리어 주파수(fsc)는 압전기수정에 의해 결정된다. 테이프 혹은 디스크의 결점 때문에, fH가 라인간에서 상당히 변화하는 반면에, fsc는 비교적 고정된다. fsc대 fH비율에 대한 상기 변화 때문에 프레임 혹은 필드 빗형 필터에 의해 처리된 영상의 물체 가장자리에 왜곡이 발생하고, 일시 잡음 감소 시스템의 수평 해상도가 무작위로 감소되어, 순차 주사 시스템이 들쑥날쑥한 영상을 표시하게 한다.
비표준 신호 검출기는 표준에 거의 일치하는 방송 및 유선 텔레비젼 신호와 비표준 비디오 게임 혹은 퍼스널 컴퓨터 신호를 구별한다. 그러나, 상기 검출기 대부분이 VTR 및 비디오 디스크 플레이어로 부터의 비표준 신호를 검출할 수가 없다.
"텔레비젼 수상기용 수평 카운트다운 시스템"이라 명명된 미합중국 특허 제4,335,403호에는 비표준 신호검출기의 한가지 형태에 대해 기재되어 있다. 상기 검출기는 280ns 펄스폭을 갖는 "처리된 동기펄스"와 560ns 펄스 폭을 갖는 "귀선 중심 펄스"를 비교한다. 70ns 오버랩이 일치가 되었는가를 검출하기 위해 필요하다고 가정할때, 상기 시스템은 수평 라인에서 70ns 샘플의 6배 만큼 많이 표준으로 부터 벗어나는 신호가 표준 신호같이 통과하도록 한다. 상기 신호는 필드 혹은 프레임 신호 처리기의 성능을 심각하게 떨어뜨릴 수 있다
또다른 비표준 신호 검출기가 "두 신호의 선정된 주파수 비율이 발생할 때 이진 신호를 제공하기 위한 디지탈 회로"로 명명된 미합중국 특허 제4,454,531호에 기재되어 있다. 상기 명세서에 기재된 검출기는 카운터를 사용하여, 칼라 서브캐리어 주파수에 관련된 주파수로 고정되는 샘플링 칼라 신호로부터 수평 라인 주파수 펄스를 인출한다. 단안정 멀티바이브레이터 혹은 원셔트(one-shot)가 상기 수평 주파수 펄스를 연장하여, 적어도 2클럭 주기만큼 넓어진다. 연장된 펄스는 제2카운터의 업/다운 입력에 인가되고, 입력신호로부터 인출된 수평 동기 펄스는 제2카운터의 클럭 입력에 인가된다. 제2카운터는 연장된 수평 라인 주파수 펄스에 의해 규정된 윈도우내로 떨어지는 수평 동기 펄스(즉, 표준 신호)에 대해서는 업 카운트하고, 상기 윈도우내에 떨어지지 않은 수평 동기 펄스(즉, 비표준 신호)에 대해서는 다운 카운트한다. 만약 필드의 단부에서 제2카운터에 의해 확보된 값이 선정된 임계치 이상이라면, 필드에 발생된 신호는 표준이라 추정되며, 제3카운터에 의해 확보된 값이 증가된다. 그러나, 만약 필드의 단부에서 제2카운터에 의해 확보된 값이 상기 임계치 이하로 떨어진다면, 제3카운터에 의해 확보된 값은 0로 고정된다. 제3카운터내의 값이 약 1000에 도달할 때, 검출기의 출력신호가 변하여 표준 신호가 처리중인 것을 표시한다.
1000필드 딜레이 때문에 상기 검출기는 필드 혹은 프레임 메모리와 함께 사용하기에 부적당하다. 두대의 카메라 사이에서 변화로 인한 다른 표준 신호에서 순간적인 일치의 손실이, 예를들어, 검출기가 필드 혹은 프레임 메모리 처리를 할 수 없게 하여, 표시된 영상의 질을 나쁘게 한다. NTSC 시스템에서, 1000필드 딜레이 때문에 필드 혹은 프레임 메모리 신호 처리가 다시 시작되도록 허용되기전 13초 동안 저질 영상이 표시된다.
본 발명은 동작 모드중 한 모드에서 적어도 1필드의 메모리를 사용하는 멀티 모드 비디오 신호 처리기를 이용하는 응용된 비디오 신호 처리 시스템에 관한 것이다. 상기 시스템은, 비디오 신호의 수평 라인 동기신호 성분이 수평 라인 동기 신호와 적당한 신호 표준에 의해 고정된 칼라 서브캐리어 신호간의 주파수 비율과 실제로 일치하는 주파수를 가질때 제 1 값을 가지며, 그렇지 않는 경우에 제 2 값을 가지는 출력 신호를 발생하는 비표준 신호 검출기를 포함한다. 상기 시스템은, 또한, 상기 제어 신호에 응답하여 멀티 모드 비디오 신호 처리기의 동작 모드를 결정하는 수단을 구비한다.
본 발명의 상기 실시예에 따라, 상기 시스템에서 동작 모드 결정 수단은 상기 비표준 신호 검출기에 결합되어 상기 제어 신호가 상기 제 1 상태에서 상기 제 2 상태로 변하는 것과 일치하여 한 상태에서 다른 상태로 변하며, 처리될 합성 비디오 신호중 상기 수직 필드 동기 신호 성분의 2연속 주기 동안 상기 제어 신호가 상기 제 1 상태로 존재한 후 상기 다른 상태에서 제 1 상태로 변하는 표시 신호를 발생하기 위한 수단을 구비한다. 상기 실시예에서, 표시 신호가 상기 한 상태를 나타낼때 신호 처리기는 제 1 동작 모드로 동작하여, 인입 비디오 신호가 이전 필드로부터의 기억된 신호에 결합하지만, 표시 신호가 상기 다른 상태를 나타낼때, 다른 모드로 동작한다.
이하 도면을 참조하면서 본 발명을 더욱 상세히 설명하기로 한다.
도면에서 폭이 넓은 화살표는 다수 비트 평행 디지탈 신호를 위한 버스를 나타내고, 라인 화살표는 아나로그 신호 혹은 단일 비트 디지탈 신호를 운반하는 결합을 나타낸다. 장치의 처리 속도에 따라, 보상 딜레이에 몇개의 신호 경로가 요구된다. 종래의 디지탈 회로 디자인에 숙련된 사람은 상기 딜레이가 어느 특수시스템에 필요한지를 알 수가 있다.
제 1 도에서, 합성 비디오 신호의 소스(10)가 튜너, 중간 주파수 증폭기 및 종래의 칼라 텔레비젼 수상기의 비디오 검출기를 포함하고, 아나로그 합성 비디오 신호를 동기 분리기 회로(16)에 제공한다. 동기 분리기(16)가 종래의 수단에 의해 아나로그 합성 비디오 신호로부터 수평 및 수직 동기화 펄스와 버스트 게이트 펄스를 발생하며, 수평 동기화 펄스가 수평 위상 고정 루프(PLL)(20)에 인가된다. PLL(20)은 동기 분리기(16)로부터의 수평 동기화 펄스에 위상이 고정되는 신호를 발생한다. 이상적으로, PLL(20)이 비교적 넓은 고정 범위를 갖고 있어, 합성 비디오 신호로부터 인출된 수평 동기화 펄스에서의 위상 이동에 대해 빨리 응답하려고 한다. 적당한 수평 PLL이 RCA CD4046A IC 같은 종래의 소자로 제작된다.
PLL(20)의 중요한 기능은 잡음에 비교적 구애받지 않는 수평 동기화 신호를 제공하는 것이다. 잡음 제거가 설계에 있어서 중요하게 고려할 문제가 아닌 시스템에서는 PLL(20)이 제거된다.
PLL(20)부터의 위상 고정 수평 라인 주파수 펄스는 앤드 게이트(19), 딜레이 소자(21) 및 인버터(23)를 포함하는 펄스 형성 회로에 인가된다. PLL(20)의 출력 단자가 딜레이 소자(21) 및 앤드 게이트(19)의 한쪽 입력 단자에 결합된다. 딜레이 소자(21)는 인버터(23)에 딜레이된 펄스를 제공하고, 인버터의 출력 단자가 앤드 게이트(19)의 다른 한쪽 입력 단자에 결합된다. 앤드 게이트(19)에 의해 제공된 펄스는 딜레이 소자(21)에 의해 제공된 딜레이와 거의 동일한 펄스 폭을 가지는 것을 제외하고, PLL(20)로부터의 펄스와 같이 거의 동시에 시작한다. 본 실시예에서, 앤드 게이트(19)에 의해 제공된 신호(HS)가 수신된 합성 비디오 신호의 수평 동기 성분에 위상이 고정되고 비교적 좁은 펄스 폭(즉,4fsc클럭 신호의 두 주기보다 더 작음)을 갖고 있는 수평 라인 주파수 펄스 신호가 되도록 하기 위해 상기 딜레이는 140μs보다 적다.
동기 분리기(16)로부터의 수직 동기화 펄스가 수직 동기화 신호(VS)를 발생하는 종래의 수직 주파수 PLL(18)에 인가된다. 신호(VS)는 동기 분리기(16)에 의해 합성 비디오 신호로부터 인출된 수직 동기화 펄스에 주파수 및 위상이 고정된다.
동기 분리기(16)는 칼라 서브캐리어신호의 주파수의 네배의 주파수를 갖고 합성 비디오 신호의 칼라 동기 버스트 성분에 위상이 고정되는 샘플링 클럭 신호를 발생하는 PLL(14)에 버스트 게이트 신호(BG)를 인가한다. PLL(14)은 "위상 고정 회로"라 명명되어 미합중국 특허 제4,291,332호에 기재된 것과 비슷한 종래의 디지탈적으로 제어된 PLL이다.
PLL(14)에 의해 제공된 4fsc클럭 신호가 아나로그 디지탈 변환기(ADC)(12)에 인가되어, 소스(10)로부터의 합성 비디오 신호를 표시하는 디지탈 샘플이 ADC(12)에 의해 발생되는 비율을 제어한다. ADC(12)에 의해 제공된 디지탈 샘플이 ADC(12)에 인가된다. ADC(14)은 버스트 게이트 신호(BG)를 사용하여, 4fsc클럭 신호를 위상 고정하기 위해 사용되는 칼라 버스트 샘플을 합성 비디오 샘플로부터 추출한다.
수평 및 수직 동기화 신호(HS·VS)와 4fsc클럭 신호가 비표준 신호 검출기(22)에 인가된다.
제2도는 비표준 신호 검출기(22)를 상세히 도시하는 블록 다이어그램이다. 상기 도면에서, 4fsc클럭 신호가 프로그램 가능 다운 카운터(210)의 카운트 입력 단자(C)에 인가된다. 8비트 디지탈 값이 디지탈 값 소스(212), 재트리거 가능 원 셔트(216) 및 인버터(218)에 의해 카운터(210)의 프리세트 입력단(P)에 인가된다. 후술되는 바와같이, 카운터(210)가 프리세트되어, 두개의 값중 한값으로부터 다운 카운트 된다. 상기 값중의 한 값이 다운 카운터에 의해 제공된 수평 동기 신호의 위상을 변경하는데 사용되어 수신된 수평 동기 펄스의 위상을 정렬시킨다. 두 신호의 위상이 정렬될때 적절한 신호 표준에 의해 고정된 fsc및 fH간 비율을 따르는 수평 동기 신호를 발생하기 위해 사용된다.
카운터(210)가 0로 다운 카운트할때, 논리 high 출력 신호를 발생한다. 상기 신호가 카운트(210)의 프리세트 인에이블 입력 단자(PE)에 인가된다. 단자(PE)에 인가된 논리 high 신호는 처리 4fsc클럭 펄스의 선행 엣지에 동기의 프리세트 입력부에 인가된 값을 카운터에 세트한다. 카운터 값이 프리세트인후 더이상 0이 아니기 때문에, 카운터는 논리 low 출력 신호를 발생한다. 따라서, 카운터(210)는 거의 1수평 라인(1H)시간 간격에서 폭이 약 1/(4fsc)인 출력 펄스를 발생한다.
카운터(210)로부터의 펄스가 앤드 게이트(214)의 한쪽 입력 단자에 인가된다. 앤드 게이트(19)로부터의 수평 동기 신호(HS)가 앤드 게이트(214)의 다른쪽 입력 단자에 인가되며, 앤드 게이트(214)는 동시 발생 검출기이다. PLL(20) 및 카운터(210)로부터의 수평 펄스가 제때에 중첩될때 출력 펄스를 발생한다. 상기 동시 발생 펄스가 수평의 재트리거 가능 원 셔트(216)의 트리거 입력 단자(T)에 인가된다. 원 셔트(216)는 트리거 입력 단자에 인가된 동시 발생 펄스를 광역 수평 라인 주기의 선정된 수치인 출력 펄스로 변환한다. 원 셔트(216)는 재트리거되며, 일단 트리거되면 각각의 연속적인 동시 발생 펄스가 수평 라인 주기의 선정된 수치에 의해 원 셔트의 출력 펄스를 넓힌다.
본 실시예에서, 원 셔트(216)에 의해 제공된 출력 펄스가 넓은 25수평 라인 주기이다. 따라서, 만약 동시 발생이 각각의 25수평 라인 간격내에 적어도 한번은 검출된다면 원 셔트(216)의 출력은 논리 high 상태를 유지한다. 상기 신호가 표준 혹은 비표준 신호의 양호한 표시기가 되기 위해 발견되어야 했다 : fsc및 fH간의 비율이 표준 비율에 거의 가깝고, 라인간 상기 비율의 오차가 최소일때 논리 hgih 상태이다.
원 셔트(216)로부터의 출력 신호가 인버터(218)에 의해 역변환되어, 분주기(220) 및 세트-리셋트 플립플롭(222)의 리셋트 입력 단자에 인가된다. PLL(18)로부터의 수직 동기 신호(VS)가 분주기(220)의 신호 입력 단자에 인가된다. 주파수가 필드 비율 수직 동기 신호를 4등분하는 분주기(220)는 2프레임 주기 및 50% 충격 계수를 갖는 신호를 발생한다. 분주기(220)로 부터의 출력 신호가 플립를롭(222)의 세트 입력 단자에 인가된다.
표준 신호가 처리되는 중일때, 분주기(220) 및 플립플롭(222)에 입력된 리세트 입력 신호가 논리 low 상태이고, 분주기(220)에 의해 적어도 표준 신호의 2필드가 처리된후 플립플롭(222)에 입력된 세트 입력 신호가 논리 high 상태로 된다. 따라서, 플립플롭(222)에 의해 제공된 신호가 논리 hgih 상태로 된다.
그러나 비표준 신호가 검출될때, 인버터(218)은 논리 high 신호를 분주기(220) 및 플립플롭(222)의 리셋트 입력에 인가한다. 상기 신호가 분주기를 리세트하여, 플립플롭(222)의 세트 입력에 인가된 신호와 플립플롭에 의해 제공된 신호를 논리 low 신호로 변화시킨다. 다시 인버터(218)로부터의 출력 신호가 논리 low상태로 변할때, 표준 신호가 처리되는 중이라 하더라도, 플립플롭(222)로부터의 출력 신호가 1프레임 시간동안 논리 low 상태로 남는다. 상기 딜레이는 프레임 처리가 다시 시작되기전 프레임 메모리 신호 처리회로가 표준 신호의 1프레임을 기억하게 한다.
상기된 바와같이, 프로그램 가능 다운 카운터(210)는 두개의 값중 한 값으로부터 다운 카운트하도록 프리세트된다. 상기 값중 각각의 6 최상위 비트가 소스(212)에 의해 공급된다. 2 최하의 비트가 인버터(218) 및 원 셔트(216)에 의해 공급된다. 본 실시예에서, 소스(212)에 의해 제공된 값이 E3 16(22710)(첨자(16,10)는 각각 16진법 및 10진법 표기를 표시한다), 2 최하위 비트가 상기 6비트값에 접합될때, 38D16(90910) 및 38E16(91010)의 프리셋트값이 얻어지고, 원 셔트의 출력 신호가 각각 논리 high 및 논리 low 상태에 대응된다.
카운터(210)가 909로 프리셋트될때, 4fsc클럭 신호의 모든 910 펄스를 위해 카운터에 의해 1펄스가 방출된다. 카운터가 동기식 프리세트를 가지고 있기 때문에 909 클럭 펄스 대신 모든 910을 순환한다. 카운터가 909부터 0까지 카운터하도록 909 클럭 펄스를 처리한 후, 논리 high 신호가 프리셋트 인에이블 입력에 인가되고 차기 클럭 펄스, 즉, 910번째에 동기되며, 카운터가 909로 리셋트된다.
카운터(210)가 910으로 프리셋트될때, 카운터가 모든 911 클럭 펄스를 순환하고, 카운터(210)에 의해 제공된 신호가 fH보다 약간 더 작은 주파수를 갖는다. 상기 모드에서, 카운터(210)에 의해 제공된 펄스가 앤드 게이트(19)로부터의 수평 동기 펄스와 동시에 발생할때까지, 카운터(210)에 의해 발생된 펄스는 수평 동기 펄스에 비례하여 드리프트된다. 수평 동기 펄스 및 카운터에 의해 제공된 펄스간의 드리프트율은 두개의 카운트값의 차이를 변화하거나, 수평 라인 주기의 몇배나 몇분의 일이 되는 카운터에 의해 발생된 신호의 주기를 변화하는 카운트값의 크기를 변화함으로써 변화된다.
상기된 바와같이, 원 셔트(216)는 저항-캐패시터(RC) 회로망에 의해 결정된 펄스-폭 시간 정수를 갖는 종래의 단안정 멀티바이브레이터이다. 제3도는 RC 회로망이 필요없는 원 셔트(216)의 또다른 실행도를 도시한다. PLL(20)로부터의 수평 동기 펄스가 제2도에 점선으로 도시된 바와같이 원 셔트(216)에 인가된다. 상기 수평 동기 펄스가 앤드 게이트(310)의 한쪽 입력 단자에 인가된다. 앤드 게이트(310)의 출력 신호가 카운터(312)의 카운트 입력 단자(C)에 인가된다. 카운터(312)의 출력 단자가 원 셔트의 출력 신호를 제공하는 인버터(314)의 입력 단자에 결합된다. 상기 출력 신호가 앤드 게이트(310)의 다른쪽 입력 단자에 인가된다. 디지탈 원 셔트의 트리거 입력 단자가 카운터(312)의 리세트 입력 단자(R)이다.
카운터의 출력 신호가 논리 high 상태일때(즉, 카운터가 최대치로 카운트할 때), 인버터(314)의 출력이 논리 low 상태로 된다. 인버터(314)로 부터의 논리 low 신호가 앤드 게이트(310)를 불능으로 만들어, 수평동기 펄스가 카운터(312)의 카운트 입력 단자에 인가되지 않는다. 그러나, 카운터(312)의 리세트 단자에 펄스가 인가될때, 카운터의 출력 신호가 논리 low 상태로 변하고, 인버터(314)가 논리 high 신호를 인에이블 앤드 게이트(310)에 인가하여 수평 동기 펄스가 통과한다. 본 실시예에서, 카운터(312)의 최대 값은 25이다.
제1도를 다시 참조하여, 비표준 신호 검출기(22)가 출력신호를 필드 혹은 프레임 메모리 처리기(24)에 인가한다. 처리기(24)는, 예를들어, 빗형 필터, 순환 잡음 감소 필터 혹은, 비월 주사대 순차 주사전환시스템을 포함한다. 처리기(24)는 ADC(12)에 의해 처리기(24)에 인가된 디지탈화 합성 비디오 샘플을 처리한다. 본 발명의 상기 실시예에서, 처리기(24)가 휘도/색도 신호 처리기(26)에 각각 분리된 휘도 및 색도신호(Y,C)를 제공한다. 처리기(26)는 색차 신호로 C신호를 복조화하는 회로와, 색차신호를 휘도신호에 결합하여 기본 칼라 신호 R, G 및 B를 발생하는 회로를 포함한다. 상기 기본 칼라신호는 표시장치(도시되지 않음)를 구동하는데 사용된다.
제4도는 제1도의 처리기(24)기능을 실행하기 위해 사용되는 응용된 프레임 결합 필터의 블록다이어그램이다. 합성 비디오 샘플이 종래의 프레임 빗형 필터(410) 및 종래의 라인 빗형 필터(412)에 동시에 인가된다. 프레임 빗형 필터(410) 및 라인 빗형 필터(412)의 휘도 신호가 멀티플렉서(414)의 분리된 데이타 입력부에 인가된다. 이와 유사하게, 필터(410,412)로부터의 색도 신호가 멀티플렉서(416)의 분리된 데이타 입력부에 인가된다. 비표준신호 검출기(22)에 의해 제공된 신호는 멀티플렉서(414,416)의 제어 입력 단자에 인가된다. 각각의 멀티플렉서(414,416)는 제어신호가 논리 high 상태일때 프레임 빗형으로부터의 신호를 통과시키고, 제어 신호가 논리 low 상태일때 라인 빗형으로 부터의 신호를 통과시키도록 제한된다. 상기된 바와같이, 표준 신호의 1프레임이 수신된 후, 제어 신호가 오직 논리 hifh 상태로만 변화한다. 상기는 프레임 메모리 처리가 다시 시작되기전 프레임 빗형 필터(410)가 표준 샘플의 1프레임을 축적하게 한다.
제4b도는 제1도의 신호 처리기(24)의 기능을 실행하기 위한 또다른 장치를 도시하는 순환 잡음 감소 필터의 블록 다이어그램이다. 합성 비디오 샘플은 ADC(12)에 의해 샘플 스케일러(452)에 인가된다. 스케일러(452)는 각각의 샘플을 스케일 계수(K)만큼 증배하여, 가산기(454)의 한쪽 입력부에 스케일된 샘플을 인가한다. 가산기(454)는 샘플 스케일러(460)내에서 계수 1-K만큼 스케일된 기억장치(458)로부터의 대응하는 샘플에 상기 스케일된 샘플을 가산한다. 가산기(454)에 의해 발생된 샘플이 멀티플렉서(450)의 한쪽 데이타 입력부에 인가된다.
ADC(12)로부터의 합성 비디오 샘플이 딜레이소자(448)를 통해 멀티플렉서(450)의 다른쪽 데이타 입력단자에 인가된다.
딜래이 소자(448)는 샘플 스케일러(452) 및 가산기(454)를 통하여 진행하는 시간과 거의 동일한 보상 딜레이를 제공한다. 멀티플렉서(450)에 인가된 제어 신호는 비표준 신호 검출기(22)에 의해 제공된 출력 신호이다. 상기 신호가 논리 high 상태로 될때, 멀티플렉서(450)는 가산기(45)4로부터 Y/C분리 필터(462)의 입력부에 샘플을 인가한다. 검출기(22)로부터의 신호가 논리 low 상태로 될때, 멀티플렉서(450)는 딜레이소자(448)로부터 필터(462)에 샘플을 인가한다. Y/C분리 회로(462)는 종래의 수단에 의해 합성 비디오 샘플로부터 휘도 및 색도 성분을 추출하여, 휘도 신호(Y) 및 색도 신호(C)를 휘도/색도 처리기(26)에 제공한다.
멀티플렉서(450)로부터의 합성 비디오 샘플이 또한 색도 인버터(456)의 입력부에 인가된다. 색도 인버터(456)은 상기 샘플의 색도 성분을 역변환 한다. 색도 인버터(456)에 의해 제공된 합성 비디오 샘플이 프레임 기억장치(458)에 인가된다. 프레임 기억 장치(458)는 종래의 시프트 레지스터 방식 프레임 메모리이다. NTSC 신호 처리 시스템에서, 상기 메모리는 477, 750 픽셀 기억 장소를 가지고 있다.
ADC(12)로부터의 샘플에 비례하여 1프레임 시간만큼 딜레이된 샘플은 프레임 기억장치(458)에 의해 샘플 스케일러(460)의 입력부에 인가된다. 샘플 스케일러(460)는 상기 샘플을 계수 1-K 만큼 증배한다. 상기 스케일된 샘플이 샘플 스케일러(452)에 의해 제공된 샘플에 가산된다. 샘플이 딜레이된 프레임을 프레임 기억장치에 인가하기전 색도 인버터(456)가 샘플이 딜레이된 프레임의 위상을 역정하기 때문에 스케일러(452, 450)로부터의 샘플의 색도 신호 위상은 동일하다.
샘플 스케일러(452,460), 가산기(454), 색도 인버터(456) 및 프레임 기억장치(458)는 종래의 1프레임 순환 잡음 감소 필터를 구성한다. 상기 필터에 대한 더욱 상세한 설명이 1978년 3월 SMPTE 저널 중 McMamm등이 쓴 29 내지 133페이지의 "인코드된 NTSC신호용 디지탈 잡음 감쇠기"에 기재되어 있으며, 그 내용이 참조로 본 명세서에 인용되고 있다.
제4c도는 필드 기억장치를 사용하는 응용된 비월 주사내 순차 주사 변환 시스템의 블록다이어그램이며, 제1도의 처리기(24)의 기능을 실행하기 위한 적당한 장치의 또다른 실시예를 제공한다. 비월 주사대 순차주사 전환 시스템은, 예를들어, 텔레비젼내에서 수직 해상도의 손실 및 비월 주사 신호의 프레엄을 프리커아티팩트(artifact)를 감소하는데 사용된다. 순차 주사 영상을 표시하는 시스템은 각 필드내의 라인수 및 각 필드 주기동안 전 영상 프레임을 표시하기 위해 라인이 처리된 비율을 두배로 한다. 종래에 공지된 순차주사 시스템의 두가지 형태는 필드 순차 주사 시스템 및 라인 순차 주사 시스템이다.
대표적인 필드 순차 주사 시스템이 미합중국 특허 제4,426,661호에 기재된 "배중 라인 주사 주파수용 회로를 포함하는 텔레비젼 수상기"이며, 본 출원서에서 참조로 인용되고 있다. 상기 시스템에 있어서, 합성비디오 신호가 1필드 시간동안 딜레이 되고, 딜레이 되지 않은 신호를 따라 가속회로에 인가된다. 가속회로는 각 신호의 주사율을 배증하며, 딜레이되지 않은 라인 사이내에 상기 신호는 비월 신호 비율의 두배로 표시되어 순차 주사 영상에 제공된다.
"배중 수평 라인을 갖는 텔레비젼 표시장치"이라 명명된 미합중국 특허원 제4,415,931호가 본 명세서에 인용되어, 라인 순차 주사 시스템을 설명한다. 상기 시스템에서, 각 필드의 각 라인이 단일 필드 시간에 두배로 표시된다. 상기 시스템은 필드 순차 주사 시스템과 같은 수직 해상도를 제공하지 않는 것을 제외하고는 각 필드내에 라인수를 증가시킨다. 그러나, 비표준 신호가 처리중일때 라인 순차 주사 시스템이 필드 순차 주사 시스템보다 더욱 양호한 영상을 발생한다. 라인 순차 주사 시스템에 왜곡이 거의 일어나지 않는데 비해 비표준 신호에서 발생하는 필드대 필드 상관 오차는 필드 순차 주사 시스템에 들쭉날쭉한 영상을 야기한다.
제4c도에 있어서, ADC(12)로부터의 합성 비디오 신호가 필드 순차 주사 시스템(470) 및 라인 순차 주사시스템(472)양쪽에 인가되며, 상기 시스템(470,472)에 의해 제공된 배중 신호가 멀티플렉서(474)의 2데이타 입력부에 인가된다. 멀티플렉서(474)의 제어 신호 입력 단자는 비표준 신호 검출기(22)에 결합된다. 멀티플렉서(474)는 검출기(22)로 부터의 제어 신호가 논리 high 상태일때 필드 순차 주사 시스템(470)으로부터, 검출기(22)의 제어신호가 논리 low 상태일때 라인 순차 주사 시스템(472)으로부터 배중 신호를 통과하도록 배치된다. 멀티플렉서(474)에 의해 제공된 신호는 Y/C분리 필터(476)에 인가되고, 상기 필터가 종래의 수단에 의해 합성 비디오 샘플로부터 휘도 및 색도성분을 분리하여 휘도/색도 처리기(26)에 휘도 신호(Y) 및 색도 신호(C)를 제공한다.
본 발명의 상기 실시예가 필드 혹은 프레임 메모리 처리기를 포함하는 디지탈 칼라 텔레비젼 신호 처리시스템을 설명했을지라도, 본 발명은 또한 전하 결합 소자(CCD), 릴레이 라인 필드 혹은 프레임 메모리 기억장치를 사용하는 아나로그 시스템에서도 실행된다는 것을 생각할 수 있다. 또한, 본 발명이 합성 비디오 신호를 기억하는 시스템에서 뿐만 아니라 배치된 비디오 신호의 프레임 혹은 필드를 기억하는 시스템에서도 사용된다는 것을 생각할 수 있다.

Claims (6)

  1. 라인 동기 및 필드 동기 성분을 포함하는 합성 비디오 신호원을 포함하는 비디오 신호 처리 시스템에 있어서, 상기 라인 동기 성분이 라인 주파수와 선정된 비디오 신호 표준용으로 설정된 칼라 서브캐리어 신호 주파수간의 비율에 의해 결정된 주파수와 실제로 일치하는 주파수를 갖을때 제1상태에 존재하고, 그렇지 않으면 제2상태에 존재하는 제어 신호를 발생하기 위하여 상기 신호원에 결합된 비표준 신호 검출기와 ; 제1 및 제 2 동작 모드를 갖되, 상기 제1동작 모드에서 동작하는 동안, 상기 신호원으로부터의 신호를 이전 필드로부터의 기억된 신호에 결합하여 처리된 비디오 신호를 발생하는 멀티 모드 비디오 신호 처리기 및 ; 상기 멀티 모드 비디오 신호 처리기의 동작 모드를 결정하기 위하여 상기 제어 신호에 응답하는 수단을 구비한 것을 특징으로 하는 비디오 신호 처리 시스템.
  2. 제 1 항에 있어서, 상기 모드 결정 수단이 상기 제어 신호가 상기 제 1 상태에서 상기 제 2 상태로 변할때 실제로 이에 일치하여 한 상태에서 다른 상태로 변하며, 상기 수직 필드 동기 신호의 2연속 주기동안 상기 제어신호가 상기 제 1 상태로 존재한 후 상기 다른 상태에서 상기 한 상태로 변하는 표시 신호를 발생하기 위하여 상기 비표준 신호 검출기와 상기 합성 비디오 신호원에 결합된 수단을 구비하며, 상기 신호 처리기가 상기 표시 신호가 상기 한 상태를 나타낼때 상기 제 1 동작 모드로 동작하고, 상기 표시 신호가 상기 다른 상태를 나타낼때 상기 제 2 동작 모드로 동작하는 것을 특징으로 하는 비디오 신호 처리 시스템.
  3. 제 2 항에 있어서, 상기 신호 처리기 장치가 상기 합성 비디오 신호로부터의 휘도 및 색도 신호를 분리하기 위한 프레임 빗형 필터와, 상기 합성 비디오 신호의 휘도 및 색도 신호 성분을 분리하기 위한 프레임 메모리를 포함하지 않는 교체 수단을 구비하되, 상기 처리기가 상기 제 1 동작 모드로 동작할때 상기 프레임 빗형 필터가 인에이블되고, 상기 처리기가 제 2 동작 모드로 동작할때 상기 교체 분리수단이 인에이블되는것을 특징으로 하는 비디오 신호처리 시스템.
  4. 제 2 항에 있어서, 상기 신호 처리기가 입력부, 출력부, 적어도 합성 비디오 신호의 1프레임을 기억하기 위한 충분한 수의 셀을 갖는 메모리 시스템과 ; 일시적으로 평균화된 합성 비디오 신호를 발생하도록 상기 신호원으로부터의 합성 비디오 신호를 상기 메모리 시스템으로부터의 기억된 합성 비디오 신호에 결합하기 위하여 상기 합성 신호원 및 상기 메모리 시스템의 출력부에 결합된 수단 및 ; 상기 일시적으로 평균화된 합성 비디오 신호를 상기 메모리 시스템의 상기 입력부에 전달하기 위한 수단을 구비하는 것을 특징으로 하는 비디오 신호 처리 시스템.
  5. 제 4 항에 있어서, 표시 신호가 상기 한 상태로 존재할 때 상기 처리기의 출력이 상기 결합 수단으로부터 인출되는 것을 특징으로 하는 비디오 신호 처리 시스템.
  6. 제 2 항에 있어서, 상기 신호 처리기가 상기 합성 비디오 신호의 적어도 1필드를 기억하기 위하여 상기 신호원에 결합된 메모리 수단과 : 순차 주사 신호를 발생하도록 상기 기억된 신호를 상기 신호원으로부터의 신호에 결합하기 위하여 상기 메모리 수단 및 상기 신호원에 결합된 주요 주사 변환 수단 및 ; 상기 합성비디오 신호를 순차 주사 신호로 변환하기 위하여 상기 신호원에 결합되고 필드 메모리를 갖지 않는 교체주사 변환 수단을 구비하되 ; 상기 신호 처리기의 출력이 표시 신호가 상기 한 상태로 존재할때는 상기 주요 주사 변환 수단으로 부터 인출되고, 표시 신호가 상기 다른 상태로 존재할때는 상기 교체 주사 변환 수단으로부터 인출되는 것을 특징으로 하는 비디오 신호 처리 시스템.
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