KR960009158A - 기준전압 발생회로 - Google Patents

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Abstract

MOS 트랜지스터 Q3는 다이오드 모드로 동작하며, 전원전압 Vcc보다 그의 임계전압의 절대치만큼 낮은 전압을 MOS 트랜지스터 Q3의 게이트에 인가한다.
MOS 트랜지스터 Q3은 포화영역 내에서 동작하며, MOS 트랜지스터 Q3 및 Q1의 임계전압의 차에 비례하는 전류를 출력노드 2에 공급한다.
MOS 트랜지스터 Q3 또한 다이오드 모드로 동작하며 그의 임계전압과 동등한 전압을 MOS 트랜지스터 Q3의 게이트에 인가한다.
MOS 트랜지스터 Q3는 포화영역 내에서 동작하며, 게이트-소스전압과 임계전압의 차에 비례하는 전류를 방전한다.
MOS 트랜지스터 Q3 및 MOS 트랜지스터 Q2를 통해 흐르는 전류는 서로 동일하다.
따라서, 임계전압의 온도의존성이 상쇄되므로, 온도의존성이 극히 작은 출력전압 VO가 출력노드 2에서 얻어질 수 있다.
전원전압에 의존하지 않으며 온도에 대한 의존성이 극히 작은 기준전압을 발생하는 회로가 제공된다.

Description

기준전압 발생회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 기준전압 발생회로의 구성을 나타낸 도면이다.

Claims (27)

  1. 절연게이트형 전계효과 트랜지스터를 포함하며 제1전위노드에 결합되어 상기 제1전위노드로부터 전류를 공급하기 위한 전류공급수단(Q1;Q1, Q5)과, 절연게이트형 전계효과 트랜지스터를 포함하며 상기 전류공급수단에 의해 공급된 전류를 상기 제1전위노드의 전압에 의존하지 않는 일정한 수치로 설정하기 위한 전류 설정수단(Q3;Q3, Q6;Q3, Q6, Q7)과, 절연게이트형 전계효과 트랜지스터를 포함하며 상기 제1전위노드에 전압에 의존하지 않는 일정한 기준전압을 발생하기 위한 상기 전류공급수단에 의해 공급된 전류를 출력노드로 방전하기 위한 전류방전수단을 포함하고, 상기 절연게이트형 전계효과 트랜지스터 각각의 임계전압의 온도의존성에 기인하는 상기 기준전압의 온도의존성을 상쇄하기 위한 수단을 포함하는 전압발생수단(Q2, Q3;Q2, Q10;Q2, Q31)을 포함하는 기준전압 발생회로.
  2. 제1기준전위노드에 결합되고 제1임계전압을 지니며 상기 제1기준전위보다 상기 제1임계전압의 절대치만큼 낮은 전압을 발생하는 제1절연게이트형 전계효과 트랜지스터(Q3)와, 상기 제1기준전위노드에 결합되어 상기 제1절연게이트형 전계효과 트랜지스터에 의해 발생된 전압에 따라 전류를 출력노드에 공급하는 제2절연게이트형 전계효과 트랜지스터(Q1)와, 제2기준전위노드에 결합되고 제2임계전압을 지니며 상기 제2기준전위보다 상기 제2임계전압의 절대치만큼 낮은 전압을 발생하는 제3절연게이트형 전계효과 트랜지스터(Q4;Q10)와, 상기 제3절연게이트형 전계효과 트랜지스터에 의해 발생된 전압에 따라 상기 출력노드로부터 전류를 인출하기 위한 제4절연게이트형 전계효과 트랜지스터를 포함하는 기준전압 발생회로.
  3. 제2항에 있어서, 상기 제2기준전위노드는 접지전위를 받으며, 상기 제3절연게이트형 전계효과 트랜지스터(Q4;Q10)는 상기 제2기준전위노드와 부전위를 받는 노드 사이에 결합된 것을 특징으로 하는 기준전압 발생회로.
  4. 제2항에 있어서, 상기 제1 및 제3절연게이트형 전계효과 트랜지스터(Q3, Q4;Q3, Q10) 각각은 다이오드모드로 동작하도록 접속된 것을 특징으로 하는 기준전압 발생회로.
  5. 제2항에 있어서, 상기 제3절연게이트형 전계효과 트랜지스터(Q10)은 n채널 MOS 트랜지스터인 것을 특징으로 하는 기준전압 발생회로.
  6. 제2항에 있어서, 상기 제3절연게이트형 전계효과 트랜지스터(Q10)은 p채널 MOS 트랜지스터인 것을 특징으로 하는 기준전압 발생회로.
  7. 제1기준전위노드에 결합되고 제1임계전압을 지니며 상기 제1기준전위보다 상기 제1임계전압의 절대치만큼 낮은 전압을 발생하는 제1절연게이트형 전계효과 트랜지스터(Q3)와, 상기 제1기준전위노드에 결합되어 상기 제1절연게이트형 전계효과트랜지스터에 의해 발생된 전압에 따라 내부노드에 전류를 공급하는 제2절연게이트형 전계효과 트랜지스터(Q1)와, 상기 내부노드와 제2기준전위노드 사이에 접속되어 상기 내부노드와 그것의 게이트의 전압차에 따라 상기 제2절연게이트형 전계효과 트랜지스터로부터 공급된 전류를 상기 제2기준전위노드에 방전하는 제3절연게이트형 전계효과 트랜지스터(Q2)와, 상기 내부노드와 출력노드 사이에 접속되고 제2임계전압을 지니며 상기 내부노드 상의 전압을 상기 제2임계전압의 절대치만큼 저하시켜 저하된 전압을 출력하는 제4절연게이트형 전계효과 트랜지스터(Q10;Q31)를 포함하는 기준전압 발생회로.
  8. 제7항에 있어서, 상기 제3절연게이트형 전계효과 트랜지스터(Q2)은 고정된 전위를 받을 수 있도록 접속된 게이트를 지닌 것을 특징으로 하는 기준전압 발생회로.
  9. 제7항에 있어서, 상기 제3절연게이트형 전계효과 트랜지스터(Q1, Q2, Q3) 각각은 p채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 기준전압 발생회로.
  10. 제7항에 있어서, 상기 출력노드와 상기 제2기준전위노드 사이에 결합되어 상기 제4절연게이트형 전계효과 트랜지스터를 다이오드 모드로 작동하도록 하기 위한 저항소자(R30)가 추가로 포함된 것을 특징으로 하는 기준전압 발생회로.
  11. 적어도 한개의 제1절연게이트형 전계효과 트랜지스터를 포함하며 제1기준전위를 상기 적어도 한개의 제1절연게이트형 전계효과 트랜지스터의 임계전압의 절대치만큼 저하시켜 출력하는 제1소자수단(Q3;Q3, Q6;Q3, Q6, Q7)과, 적어도 한개의 제2절연게이트형 전계효과 트랜지스터를 포함하며 상기 제1소자수단에 의해 출력된 전압에 따라 상기 제1기준전위인가노드로부터 출력노드에 전류를 공급하는 제2소자수단(Q1, Q2, Q5)과, 적어도 한개의 제3절연게이트형 전계효과 트랜지스터를 포함하며 제2기준전위를 적어도 한개의 제3절연게이트형 전계효과 트랜지스터의 임계전압의 절대치만큼 저하시켜 출력하는 제3소자수단(Q4;Q10, R2)과, 적어도 한개의 제4절연게이트형 전계효과 트랜지스터를 포함하며 상기 제3소자수단으로부터 출력된 전압에 따라 상기 출력 노드에 전류를 방전하는 제4소자수단(Q2)을 포함하는 기준전압 발생회로.
  12. 제11항에 있어서, 상기 제1소자수단은 상기 제1기준전위를 받기 위해 연결되며 다이오드 모드로 동작하는 제1MOS 트랜지스터(Q6)와 상기 제1MOS 트랜지스터로부터 전송된 전압을 받기 위해 연결되어 상기 제2소자수단에 전압을 발생하기 위한 제2MOS 트랜지스터(Q3)를 포함하며, 상기 제2소자수단은 상기 제1기준전위를 받기 위해 연결되며 다이오드 모드로 동작하는 제3MOS 트랜지스터(Q5)와 상기 출력노드와 상기 제3MOS 트랜지스터(Q1)를 포함하는 것을 특징으로 하는 기준전압 발생회로.
  13. 제11항에 있어서, 상기 소자수단들은 다이오드 모드로 동작하며 상기 인가된 제2기준전압으로부터 상기 제4소자수단에 발생하기 위한 제1MOS 트랜지스터(Q4;Q10)를 포함하는 것을 특징으로 하는 기준전압 발생회로.
  14. 제11항에 있어서, 상기 제1소자수단은 저항소자(R3)를 통하여 절대치가 상기 제1기준전위보다 높은 전압을 받는 노드와 상기 제1기준전위노드를 받고 다이오드 모드로 동작하는 노드에 연결된 제1MOS 트랜지스터(Q7)와, 상기 저항소자에 접속된 노드, 상기 제1기준전위를 받기 위해 결합된 하나의 통전노드 및 다른 통전노드를 지닌 제2MOS 트랜지스터(Q6)와, 상기 제2MOS 트랜지스터의 또 다른 통전노드에 전압을 받도록 연결되고 상기 제2소자수단에 전압을 발생할 수 있도록 다이오드 모드로 동작하는 제3MOS 트랜지스터(Q3)를 포함하는 것을 특징으로 하는 기준전압 발생회로.
  15. 제14항에 있어서, 상기 제2소자수단은 상기 제1기준전위를 받는 노드와 상기 출력노드 사이에 접속되며 상기 제3MOS 트랜지스터로부터 그것의 게이트에 전압을 받는 제4MOS 트랜지스터(Q1)를 포함하는 것을 특징으로 하는 기준전압 발생회로.
  16. 제1임계전압을 지니며 제1전위노드와 출력노드 사이에 형성된 제1절연게이트형 전계효과 트랜지스터(Q1)와, 제2임계전압을 지니며 상기 출력노드와 제2전위노드 사이에 형성된 제2절연게이트형 전계효과 트랜지스터(Q2)와, 제3임계전압을 지니며 상기 제1전위노드의 전압을 상기 제3임계전압의 절대치만큼 저하시켜 제1절연게이트형 전계효과 트랜지스터의 게이트에 인가하는 제3절연게이트형 전계효과 트랜지스터(Q3)와, 제4임계전압을 지니며 상기 제2전위노드의 전압을 상기 제4임계전압의 절대치만큼 저하시켜 상기 제2절연게이트형 전계효과 트랜지스터의 게이트에 인가하는 제4절연게이트형 전계효과 트랜지스터(Q4;Q10)를 포함하는 기준전압 발생회로.
  17. 제1임계전압을 지니며 제1전위노드와 내부노드 사이에 접속된 제1절연게이트형 전계효과 트랜지스터(Q1)와, 제2임계전압을 지니며 상기 내부노드와 제2전위노드 사이에 접속되며 그것의 게이트에 상기 제2전위노드의 전위를 받는 제2절연게이트형 전계효과 트랜지스터(Q2)와, 제3임계전압을 지니며 상기 제1전위노드상의 전압을 상기 제3임계전압의 절대치만큼 저하시켜 상기 제1절연게이트형 전계효과 트랜지스터에 인가하는 제3절연게이트형 전계효과 트랜지스터(Q3)와, 제4임계전압을 지니며 상기 내부노드 상의 전압을 상기 제4임계전압의 절대치만큼 저하시켜 출력노드에 전달하는 제4절연게이트형 전계효과 트랜지스터(Q30;Q31)를 포함하는 기준전압 발생회로.
  18. 제1임계전압을 지니며 제1전위노드와 출력노드 사이에 접속된 제1절연게이트형 전계효과 트랜지스터(Q1)와, 제2임계전압을 지니며 상기 출력노드와 제1전원노드 사이에 접속된 제2절연게이트형 전계효과 트랜지스터(Q2)와, 제3임계전압을 지니며 상기 제1노드상의 전압을 상기 제3임계전압의 절대치만큼 저하시켜 상기 제1절연게이트형 전계효과 트랜지스터의 게이트에 인가하는 제3절연게이트형 전계효과 트랜지스터(Q3)와, 제4임계전압을 지니며 제2전원노드 상의 전압을 상기 제4임계전압의 절대치만큼 저하시켜 상기 제1노드에 전달하는 제4절연게이트형 전계효과 트랜지스터(Q4)와, 제5임계전압을 지니며 상기 제2전원노드상의 전압을 상기 제5임계전압의 절대치만큼 저하시켜 상기 제2노드에 전달하는 제5절연게이트형 전계효과 트랜지스터(Q5)와, 제6임계전압을 지니며 상기 제1전원노드 상의 전압을 상기 제6임계전압의 절대치만큼 저하시켜 상기 제2절연게이트형 전계효과 트랜지스터의 게이트에 인가하는 제6절연게이트형 전계효과 트랜지스터(Q4;Q10)를 포함하는 기준전압 발생회로.
  19. 제1임계전압을 지니며 제1노드와 출력노드 사이에 접속된 제1절연게이트형 전계효과 트랜지스터(Q1)와, 제2임계전압을 지니며 상기 출력노드와 제1전원노드 사이에 접속된 제2절연게이트형 전계효과 트랜지스터(Q2)와, 제3임계전압을 지니며 상기 제1전위노드상의 전압을 상기 제3임계전압의 절대치만큼 저하시켜 얻어진 전압을 상기 제1절연게이트형 전계효과 트랜지스터의 게이트에 인가하는 제3절연게이트형 전계효과 트랜지스터(Q3)와, 제4임계전압을 지니며 제2노드와 상기 제1전원노드 사이에 접속되어 상기 제2노드을 상기 제1전원노드 상의 전압보다 상기 제4임계전압의 절대치만큼 높은 전압레벨로 크램프하는 제4절연게이트형 전계효과 트랜지스터(Q4)와, 제5임계전압을 지니며 상기 제2노드상의 전압을 상기 제5임계전압의 절대치만큼 저하시켜 얻어진 전압을 상기 제1노드에 전달하는 제5절연게이트형 전계효과 트랜지스터(Q5)와, 제6임계전압을 지니며 상기 제2전원노드 상의 전압을 상기 제6임계전압의 절대치만큼 저하시켜 상기 제2절연게이트형 전계효과 트랜지스터의 게이트에 인가하는 제6절연게이트형 전계효과 트랜지스터(Q10)를 포함하는 기준전압 발생회로.
  20. 제1임계전압을 지니며 제1전원노드와 내부노드 사이에 접속된 제1절연게이트형 전계효과 트랜지스터(Q1)와, 제2임계전압을 지니며 상기 내부노드와 제2전원노드 사이에 접속되어 그것의 게이트에 상기 제2전원노드 상의 전압을 받는 제2절연게이트형 전계효과 트랜지스터(Q2)와, 제3임계전압을 지니며 상기 제1노드상의 전압을 상기 제3임계전압의 절대치만큼 저하시켜 상기 제1절연게이트형 전계효과 트랜지스터의 게이트에 인가하는 제3절연게이트형 전계효과 트랜지스터(Q3)와, 제4임계전압을 지니며 제2노드를 상기 제1전원노드 상의 전압보다 상기 제4임계전압의 절대치만큼 높은 레벨로 크램프하는 제4절연게이트형 전계효과 트랜지스터(Q7)와, 제5임계전압을 지니며 상기 제2노드상의 전압보다 상기 제5임계전압의 절대치만큼 낮은 전압을 상기 제1노드에 전달하는 제5절연게이트형 전계효과 트랜지스터(Q6)와, 제6임계전압을 지니며 상기 내부노드 상의 전압을 상기 제6임계전압의 절대치만큼 저하시켜 기준전압 출력노드에 인가하는 제6절연게이트형 전계효과 트랜지스터(Q30;Q31)를 포함하는 기준전압 발생회로.
  21. 제20항에 있어서, 상기 제5절연게이트형 전계효과 트랜지스터(Q6)는 상기 제1노드와 제1전원노드 사이에 접속되며 상기 제2노드에 연결된 게이트를 지니는 것을 특징으로 하는 기준전압 발생회로.
  22. 제2도전형 채널을 지닌 절연게이트형 전계효과 트랜지스터가 형성된 제1도전형 기판영역의 일부영역(200;215b)과 제1도전형 채널을 지닌 절연 게이트형 전계효과 트랜지스터가 형성된 제2도전형 기판영역의 일부 영역(251b;200)에 제1도전형의 불순물을 동시에 이온주입하는 공정을 포함하는 반도체 장치의 제조방법.
  23. 제22항에 있어서, 상기 제1도전형 기판영역(300)의 일부에 데이타를 각각 저장하는 메모리셀(MC)을 지닌 어레이(MA)가 형성되고, 상기 제2도전형 기판영역(306)의 일부(215b)에는 상기 메모리 어레이에 사용되는 기준전압을 발생하기 위한 기준 전압 발생회로가 형성된 것을 특징으로 하는 반도체 장치의 제조방법.
  24. 제23항에 있어서, 상기 기준 전압 발생회로는 상기 기준전압을 출력하기 위한 출력 절연게이트형 전계효과 트랜지스터(Q1)와, 상기 출력 절연게이트형 전계효과 트랜지스터의 게이트 전극의 전위를 설정하여 상기 기준전압 레벨을 결정하는 제어 절연게이트형 전계효과 트랜지스터를 지니며, 상기 이온주입은 상기 출력 절연 게이트형 전계효과 트랜지스터가 형성되는 영역(215b)에 대하여 실행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제22항에 있어서, 상기 제2도전형 기판영역(302, 305)에는 데이타를 각각 저장하는 복수개의 메모리셀(MC)을 지닌 어레이(MA)와 상기 메모리 어레이에 접근을 수행하기 위한 주변회로(CG, AB, ADX, ADY, OB)가 형성되고, 상기 제1도전형 상기 기판영역(306)의 일부(215b)에는 상기 메모리 어레이 및 주변회로에 사용된 기준전압을 발생하기 위한 기준 전압 발생회로가 형성되며, 상기 이온주입은 주변회로 및 상기 기준전압 발생회로가 형성된 영역(302, 306)에 대하여 동시 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 제25항에 있어서, 상기 기준 전압 발생회로는 상기 기준전압을 출력하기 위한 출력 절연게이트형 전계효과 트랜지스터(Q1)와, 상기 출력 절연게이트형 전계효과 트랜지스터의 게이트 전위를 조정하기 위한 제어 절연 게이트형 전계효과 트랜지스터(Q3)를 포함하며, 상기 이온주입은 상기 제어 절연 게이트형 전계효과 트랜지스터가 형성되는 영역(215b)에 대하여 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 제22항에 있어서, 상기 이온주입은 대응되는 영역 내에 형성된 절연게이트형 전계효과 트랜지스터의 임계전압을 조절하기 위해 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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