KR960009014A - 반도체 소자의 콘택 형성 방법 - Google Patents

Abstract

본 발명은 소정 간격을 갖는 제2전도층 배선사이의 최하부 제1전도층 상에 제3전도층을 콘택시키는 반도체소자의 콘택 형성 방법에 있어서, 최하부 전도층(4), 상기 최하부 전도층(4)상의 제1절연막(2), 상기 제1절연막(2)상에 소정크기를 패터닝된 제2전도층(3)배선이 기형성된 전체구조상부에 제2절연막(5)을 얇게 형성하는 단계; 상기 제2절연막(5)상에 평탄화 절연막인 제3절연막(6)을 형성하는 단계; 콘택 마스크(7)를 사용하여 제3절연막(5) 및 제2절연막(5)을 차례로 식각하는 단계; 드러난 제2전도층(3)을 식각하는 단계; 상기 제2전도층(3) 측벽에 스페이서 제4절연막(8)을 형성하는 동시에 제1절연막(2)을 식각하여 콘택하고자 하는 부위의 최하부 전도층(4)을 오픈시키는 단계; 전체 구조상부에 제3전도층(9)을 형성하는 단계를 포함하여 이루지는 것을 특징으로 하는 반도체 소자의 콘택 형성방법에 관한 것으로, 콘택형성시 트랜지스터 소오스/드레인 자기정렬 및 채널길이를 유지하면서 콘택은 합선없게 이룰수 있으며, 스페이스 절연막의 두께를 최소화 시킴으로써 넓은 콘택 영역확보 및 콘택 에스펙트 비를 개선 할 수 있고, 식각시간 감소에 따른 웨이퍼 내 균일도 개선과 기판손상을 감소 시키는 등 여러 효과를 가져온다.

Description

반도체 소자의 콘택 형성 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1d도는 본 발명의 일실시예에 따른 콘택 형성공정도.

Claims (2)

1. 소정 간격을 갖는 제2전도층 배선사이의 최하부 제2전도층 상에 제3전도층을 콘택시키는 반도체 소자의 콘택 형성 방법에 있어서; 최하부 전도층, 상기 최하부 전도층의 제1절연막, 상기 제1절연막상에 소정크기를 패터닝된 제2전도층 배선이 기형성된 전체구조 상부에 제2절연막을 얇게 형성하는 단계; 상기 제2절연막상에 평탄화 절연막인 제3절연막을 형성하는 단계; 콘택 마스크를 사용하여 제3절연막 및 제2절연막을 차례로 식각하는 단계; 드러난 제2전도층을 식각하는 단계; 상기 제2전도층 측벽에 스페이서 제4절연막을 형성하는 동시에 제1절연막을 식각하여 콘택하고자 하는 부위의 최하부 전도층을 오픈시키는 단계; 전체 구조상부에 제3전도층을 형성하는 단계를 포함하여 이루지는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
2. 제1항에 있어서, 상기 드러난 제2전도층을 식각하는 단계는 경사지게 식각하여 제2전도층의 하부는 본래의 크기를 갖도록 하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.