KR960006281B1

KR960006281B1 - I칩화상처리용 디바이스

Info

Publication number: KR960006281B1
Application number: KR1019950025089A
Authority: KR
Inventors: 도시히꼬 오구라; 히로아끼 아오쓰; 고오이찌 기무라; 히로미찌 에노모도; 다다시 교오다
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미다 가쓰시게
Priority date: 1985-05-20
Filing date: 1995-08-16
Publication date: 1996-05-13
Also published as: KR950014553B1; KR960006276B1; KR860009421A; KR960016686A; KR960006278B1; KR960016690A; KR960016687A; KR960006277B1; KR960016689A; KR960006280B1; KR960016685A; US5113487A

Abstract

내용 없음

Description

1칩화상처리용 디바이스

제1도는 본 발명의 일실시예의 기억회로를 나타낸 블록도.

제2도는 종래예의 기억회로를 나타낸 블록도.

제3도는 종래예의 그래픽디스플레이시스템의 구성을 나타낸 블록도.

제4도는 양쪽의 처리장치가 모두 도형묘화를 행하는 것을 설명하기 위한 도면.

제5도는 한쪽의 처리장치는 도형묘화를 행하고, 다른쪽의 처리장치는 문자묘화를 행하는 것을 설명하기 위한 도면.

제6도는 본 실시예의 복수의 처리장치에 의한 그래픽디스플레이시스템의 구성을 나타낸 블록도.

제7도는 본 실시예의 연산기능을 설명하기 위한 도면.

제8도는 종래예의 프레임버퍼용 메모리의 구성을 나타낸 블록도.

제9도는 실시예의 기억회로의 구성을 나타낸 블록도.

제10도는 제9도의 기입마스크회로를 나타낸 도면.

제11도는 제9도의 기억회로로 구성된 프레임버퍼를 설명하기 위한 도면.

제12도는 본 실시예에 있어서의 연산코드의 세트를 설명하기 위한 그래픽디스플레이시스템의 구성예를 나타낸 블록도.

제13도는 본 실시예의 연산동작의 메모리액세스타이밍을 나타낸 타이밍차트.

제14도는 메모리액세스타이밍으로부터 본 실시예의 셀렉트신호와 연산코드세트신호를 생성하는 것을 나타낸 타이밍차트.

제15도는 제13도에 셀렉트신호를 부가했을 때의 메모리라이트타이밍을 나타낸 타이밍차트.

본 발명은 1칩화상처리용 디바이스에 관한 것이다.

근년, 그래픽디스플레이장치는 표시분해능의 향상에 수반하여, 대용량의 표시정보기억용 메모리 즉 프레임버퍼를 필요로 하기 시작하고 있다. 그래픽데이터의 표시를 행할 때에 대용량의 프레임버퍼를 필요로 하고, 따라서 많은 메모리액세스를 행하게 되어, 고속의 리드/라이트를 실행할 필요가 생기게 된다. 종래, 이와 같은 문제에 대처하는 방법으로서는, 예를 들면 처리의 분산화가 있다.

이 처리의 분산화의 일예러서는, 프레임버퍼로 처리의 일부를 실행하는 방법이 있다. 이 방법에 의한 프레임버퍼의 기억회로의 구성예를 제2도에 나타낸다. 제2도에 있어서, (1)은 연산기, (2)는 메모리, (3)은연산기의 기능지정레지스터, (6)은 기입마스크레지스터이다. 프레임버퍼에 데이터를 기입할 경우에는, 데이터폭은 비트를 단위로 한 것으로 되어, 메모리의 워드구성의 비트수와 상이한 경우가 많다. 그러므로, 프레임버퍼에의 기입처리는 비트를 단위로 한 연산과 비트를 단위로 한 기입을 행하지 않으면 안된다. 제2도의 예에서는, 비트를 단위로 한 연산은 연산기(1)와 연산기능지정레지스터(3)에 의하여 실행하고, 비트단위의 기입은 마스크레지스터(6)에 의한 기입이 유효한 비트만을 기입하는 것으로 실행한다. 또한, 이 프레임버퍼에서는, 데이터처리장치로부터의 데이터(D)를 기입하는 사이클로, 메모리의 리드·모디화이·라이트(read·modify·write)를 실행하므로, 통상의 메모리로 동일한 동작을 할 때에 필요한 메모리(2)의 데이터(DO)의 리드동작도 붙필요하게 되어, 고속화를 도모할 수 있다.

처리의 분산화를 도모하는 다른 예를 제3도에 나타낸다. 제3도는 2대의 데이터처리장치(10)와 (10')가 공통버스(11)를 통하여 프레임버퍼용 메모리(9'')와 접속된 그래픽디스플레이장치의 구성예를 나타낸 도면이다. 제3도의 예에서는, 프레임버퍼용 메모리(9")의 영역을 a, b의 둘로 분할하고, a를 데이터처리장치(10)로, b를 데이터처리장치(10')로 묘화처리를 하는 시스템이다. 이 시스템으로 묘화한 예를 제4도에 나타낸다. 프레임버퍼용 메모리(9'')는 CRT에 표시되고, 2분할한 영역은 제4도에 나타낸 a, b와 같이 상하로 나뉘어 있다. 메모리(9")상에 예를 들면 원을 묘화할 경우에는, 원호 αα'α"를 데이터처리장치(10)로, 원호 ββ'β''를 데이터처리장치(10')로 병렬로 묘화한다. 원의 묘화처리는 원의 좌표계산과 좌표점의 프레임버퍼에의 기입처리의 둘로 대별할 수 있고, 계산처리가 기입처리에 비하여 시간이 걸릴 경우는, 계산처리가 2대의 처리장치(10) 및 (10')로 분담되므로 묘화시간은 빨라진다. 그러나, 기입처리의 시간이 길어지면, 2대의 처리장치는 프레임버퍼용 메모리(9")에 대하여 액세스경합하므로, 2대로 처리하는 효과는 작아지게 된다. 근년, LSI기술의 진보에 따라서, 데이터처리장치의 계산처리시간이 짧아지고 있으며, 상대적으로 기입처리시간이 길어지므로, 제2도에 나타낸 바와 같은 메모리액세스의 횟수를 감소할 수 있는 프레임버퍼용메모리(9')를 사용할 필요가 생기기 시작하고 있다.

그래서, 제2도의 프레임버퍼용 메모리(9')를 제3도에 나타낸 시스템의 프레임버퍼에 적용할 경우, 제4도와 같이 양쪽의 처리장치가 모두 도형묘화를 행하여 동일 처리를 분담하는 경우는, 메모리의 모디화이 기능은 동일하게 되어 문제는 없다. 그러나, 제5도와 같이, 한쪽의 처리장치는 도형묘화(a')를 행하고, 다른쪽의 처리장치는 문자묘화(b')를 행할 경우에는 문제가 생긴다. 일반적으로, 묘화의 종류가 상이한 경우는, 메모리의 모디화이의 연산도 상이한 것으로 되어, 2대의 처리장치가 교호로 프레임버퍼용 메모리를 액세스하면, 모디화이연산의 세트와 리드·모디화이·라이트를 묘화처리의 단위로서 행하지 않으면 안되고, 연산의 세트도 처리장치로부터는 메모리액세스와 동일하므로, 2회의 메모리액세스를 하게 되어, 고속화는 할 수없다 2대의 처리장치의 프레임버퍼에의 액세스를 교호가 아니고, 한쪽의 처리장치가 몇번인가 액세스하면 다른쪽으로 액세스의 권리를 옮기는 것으로, 연산의 세트횟수를 감소시키는 방법도 고려할 수 있지만, 처리장치 사이에서 액세스의 권리를 옮기기 위한 처리가 필요하게 되어, 동일한 모디화이기능으로 묘화처리를 행하는 것에 비하면 시간이 여분으로 걸린다. 즉, 종래, 제4도와 같은 동일 처리를 복수의 데이터처리장치로 분담하는 것이 행해지고 있었지만, 최근에는 멀티윈도시스템 등으로 대포되는 바와 같이, 제5도에 나타낸 바와 같은 상이한 처리를 복수의 데이터처리장치로 분담하여 실행할 필요가 생기고 있으며, 이 점에 대하여 배려한 메모리회로로는 되어 있지 않다.

그리고, 이 종류의 리드·모디화이·라이트동작을 이용한 프레임버퍼의 예로서는, 예를 들면 닛게이(日經)엘렉트로닉스 '84. 8. 27호의 「1280×1024 화소의 그래픽디스플레이용 프레임버퍼를 니블모드(nibble mode) 부가 64 KRAM으로 설계」(P.227∼245) 등이 있다.

본 발명의 목적은 회로설계 및 구성을 심플하게 한 1칩화상처리용 디바이스를 제공하는 것에 있다.

본 발명의 다른 목적은 표시화면의 사이즈의 변경에 대하여도 용이하게 대응가능한 1칩화상처리용 디바이스를 제공하는 것에 있다.

지금, 일반적으로 어떤 하나의 자원을 복수의 처리장치로 공용할 경우, 자원의 배타이용제어를 행할 필요가 있다 또, 복수의 처리장치가 하나의 처리를 분담하는 것으로 고속화를 행할 경우, 처리 및 자원이용을 협조하여 행하지 않으면 안된다. 이와 같은 배타제어 및 협조제어는 일반적으로는 처리장치의 프로그램으로실현하고 있으므로 약간의 처리시간이 필요하다.

여기서, 공용하는 자원으로서는, 주변장치와 기억장치의 2종류로 대별되지만, 주변장치는 처리장치가 이용을 개시하면 잠시 점유하는 형의 이용형태를 취하고, 기억장치는 액세스시에 우선제어에 의하여 액세스권을 취하므로 점유하는 것을 무시하는 것과, 비동기(非同期)로 언제라도 사용할 수 있는 이용형태를 취하고 있다. 이와 같이, 이용형태가 상이한 이유는 주변장치는 동작을 개시하면, 내부에서 동작모드를 가지고, 이동작모드가 천이(遷移)하여 가므로, 도중에서 처리를 중단하는 것이 곤란하고, 역으로 기억장치에서는 데이터의 독출 또는 기입은 처리장치가 액세스한 타이밍으로 종료하고, 내부동작모드가 액세스 종료후에 계속되지 않기 때문이다. 이와 같은 분류가 이루어지고 있는 자원에, 전술한 기억회로와 같은 리드·모디화이·라이트동작을 행하는 기억장치를 적용하면, 이 기억장치는 내부상태로서 모디화이기능을 가지고 있지만, 내부동작모드가 액세스 후에는 계속하지 않는다고 하는 성질의 주변장치로서, 처리장치보다도 고속동작을 행하는 주변장치로서의 위치를 차지한다. 따라서, 고속동작을 행하는 기억장치를 저속의 처리장치의 프로그램으로 배타제어 또는 협조제어하는 것과 같은 경우, 서로를 전환하기 위한 오버헤드가 커지므로, 기억회로의 내부에서 대처하는 것이 필수로 된다. 이와 같은 리드·모디화이·라이트를 행하는 기억회로는 외부로부터 지시되는 내부동작모드를 필요로 하지 않고, 기억회로의 내부동작만으로 처리장치 내응으로 내부상태를 전환할 수 있다.

따라서, 본 발명의 1칩화상처리용 디바이스는, 표시화면에 표시하기 위한 다수의 점표화데이터로 이루어지는 화상데이터를 격납하는 화상데이터 기억부(2)와, 이 화상데이터 기억부에 격납된 점묘화단위의 화상데이터를 점묘화단위로 논리연산하여 점묘화단위의 묘화데이터를 출력하는 논리연산부(1)를 구비하고, 이 논리연산부(1)는 상기 화상데이터의 논리연산을 제어하기 위한 복수 비트로 이루어지는 연산제어신호(A₄∼A₁)에 의하여 논리연산을 실행하는 것을 특징으로 한다.

다음에, 본 발명의 일실시예에 대하여 도면에 따라서 상세히 설명한다. 제1도는 본 발명의 일실시예의 프레임버퍼용 기억회로의 구성이다. (1)은 리드·모디화이·라이트동작의 모디화이기능을 실현하는 연산기(LU), (2)는 데이터를 기억하는 메모리, (3) 및 (4)는 연산기의 연산기능을 지정하는 연산기능지정레지스터, (5)는 연산기능을 선택하는 연산기능셀렉터, (6) 및 (7)은 기입마스크데이터를 유지하는 기입마스크레지스터, (8)은 기입마스크데이터를 선택하는 기입마스크셀렉터, (D)는 공통버스로부터의 기입데이터, (C)는 연산기능셀렉터(5) 및 기입마스크셀렉터(8)에 대한 셀렉트신호이다.

제6도는 제1도에 나타낸 본 발명의 일실시예의 프레임버퍼용 메모리회로(9)를 멀티프로세서시스템에 적용한 구성예를 나타낸 블록도이다. (10) 및 (10')은 데이터처리장치, (11)은 공통버스, (12)는 어드레스디코드회로이다.

다음에, 본 실시예의 한 동작예에 대하여 설명한다. 제1도 및 제6도에 있어서, 본 발명의 설명에 불필요한 메모리데이터의 리드의 데이터버스 및 메모리블록의 어드레스디코드회로, 리드·모디화이·라이트제어회로 등은 보기 쉽게 하기 위하여 생략되어 있다. 본 실시예에서는, 기억회로(9)의 물리적 용량은 1M바이트이지만, 기억회로(9)는 800000H번지에서 9FFFFFH번지까지에 어드레스르 할당하고 있고, 800000H에서 9FFFFFH까지에서는 2M바이트의 어드레스공간으로 되어, 기억회로(9)는 2중으로 어드레스를 점유하고 있다. 기억회로(9)의 2중 점유의 방법은 800000H번지와 900000H번지가 동일한 바이트데이터로 되고, 이하 마찬가지로 8FFFFFH번지와 9FFFFFH번지가 동일한 바이트데이터로 되도록 구성되어 있다. 따라서, 처리장치(10)가 8×××××H번지를 읽은 데이터와 9×××××H번지를 읽은 데이터는 ×××××가 같으면 동일하게 된다. 기억회로(9)가 800000H번지로부터와 900000H번지로부터로 2중 점유하고 있는 이유는 데이터처리장치(10)와 (10')의 액세스를 구별하기 위해서이다. 즉, 데이터처리장치(10)는 800000H번지로부터의 1M바이트를, 데이터처리장치(10')는 900000H번지로부터의 1M바이트를 액세스의 대상으로 한다. 이 액세스의 구별을 행하는 수단이 어드레스디코더(12)이다.

어드레스디코더(12)는 번지의 상위 1자릿수가 8H(짝수)일 때 "0"을 출력하고, 9H(홀수)일 때 "1"을 출력하는 회로이다. 연산기(1)의 연산기능은 제7도에 나타낸 16종류의 논리연산이다.

이 16종류의 연산을 지정하기 위하여, 연산코드데이터(FC)는 4비트의 데이터이고, 연산기능지정레지스터(3), (4) 및 연산기능셀렉터(5)도 4비트구성이다. 메모리(2)는 16비트를 워드로 한 구성이므로, 기입마스크레지스터(6), (7) 및 기입마스크셀렉터(8)도 16비트 구성이다.

다음에, 제6도의 구성에서 데이터처리장치(10)가 프레임버퍼용 메모리(9)에 라이트액세스를 하는 경우의 동작예를 설명한다. 데이터처리장치(10)는 미리 연산기능지정레지스더(3)에 기능코드(F0)를, 기입마스크레지스터(6)에 마스크데이터(M0)를 설정하고 있다. 데이터처리장치(10)가 예를 들어 800000H번지에 라이트액세스를 행하면, 메모리액세스의 타이밍은 제15도에 나타낸 바와 같은 리드·모디화이·라이트의 순으로실행을 한다. 데이터처리장치(10)가 800000H번지를 어드레스버스에 출력하는 것으로, 어드레스디코더(12)는 "0"을 출력하고, 연산기능셀렉터(5)는 연산기능지정레지스터(3)를 선택하여, 연산코드데이터(FC)로서 F0를 연산기(1)에 출력한다.

이때, 기입마스크셀렉터(8)는 기입마스크레지스터(6)를 선택하여, WE로서 M0을 메모리(2)에 출력한다. 제15도에 있어서, 리드의 기간에서 800000H번지의 데이터가 독출되고, 데이터처리장치(10)로부터의 기입데이터(D)와 모디화이의 기간에 연산기(1)로 F0에 따라서 연산하고, 라이트의 기간에 M0의 데이터에 따라서 기입한다. 그리고, 기입마스크데이터는 "0"이 기입금지이고, "1"이 기입가능이므로, 통상의 기입에는, M0으로서 FFH를 지정한다. 그리고, 데이터처리장치(10')가 포레임버퍼(9)를 액세스할 경우는, 미리 연산기능지정레지스터(4)에 기능코드(Fl)를, 기입마스크레지스터(7)에 마스크데이터(Ml)를 설정한다. 데이터처리장치(10)가 액세스한 800000H번지와 동일한 데이터를 처리하기 위하여는, 데이터처리장치(10')는 900000H번지에 라이트액세스한다. 데이터처리장치(10')의 라이트액세스의 타이밍차트는 제15도에 나타낸 바와 같고, 어드레스디코더(12)의 출력신호(C)가 액세스중 1인 것과, 모디화이의 기능코드가 F1인 것과, 라이트의마스크가 M1인 것이 상이하다.

이와 같이, 데이터처리장치(10), (10')가 액세스하는 어드레스를 바꾸는 것으로, 연산 및 마스크데이터를 상이한 것으로 할 수 있으므로, 제5도에 나타낸 바와 같은 처리장치 사이에서 상이한 묘화를 행할 경우라도, 매회 연산기능의 세트를 행할 필요는 없다.

다음에, 본 실시예에 있어서의 프레임버퍼용 메모리(9)의 구성 및 연산기능의 세트의 방법에 대하여 설명한다.

제8도는 일반적인 프레임버퍼의 구성예이다. 종래는 메모리를 복수의 메모리 IC(Integrated Circuit)로구성하고, 연산기(1), 연산기능지정레지스터(3), 기입마스크레지스터(6)를 메모리의 외부가부품으로서 부가하여 구성하고 있다. 여기서, 메모리를 복수의 메모리 IC로 구성하고 있는 이유는 기억용량이 커서, 하나의 IC로는 실현할 수 없기 때문이다. 이때의 메모리의 분할은 데이터의 비트방향(여기서는 16비트)으로 1,2,4등의 비트를 단위로서 분할하고 있다. 예를 들면, 1비트를 단위로 한 분할에서는 최소한 16개의 메모리IC가 필요하게 된다.

제8도의 프레임버퍼 전체를 IC화할 경우도, 용량의 문제로, 복수로 분할하여 IC화할 필요가 있다. 다음에, 본 실시예에 있어서의 분할에 대응한 연산기능 및 기입마스크의 세트방법에 대하여 설명한다.

세트방법에서는, 연산기능지정레지스터(3), (4)나 기입마스크레지스터(6), (7)가 복수 있는 것은 중요하지않으므로, 하나씩인 것으로서 설명한다.

현상황의 그래픽디스플레이에 있어서, 연산기능은 비트단위의 논리연산이 주체이므로, 연산데이터의 비트단위로 연산기를 분할하는 것이 가능하다. 또, 산술연산을 사용하는 경우라도 자릿수올리기신호를 취급하는 회로를 부가하는 것으로, 원칙적으로는 연산기를 비트단위로 분할하는 것은 가능하다. 기입마스크레지스터(6)는 비트단위의 기입제어를 행하는 회로이므로, 비트단위로 분할할 수 있는 것은 명백하다. 그러나, 연산기능지정레지스터(3)는 연산기(1)의 연산기능의 종류로 결정되는 수를 나타내는 비트길이를 격납하고 있으며, 연산데이터의 비트길이(여기서는 16)와는 관계가 없으므로, 연산데이터의 비트단위로 분할할 수는 없다. 따라서, 연산기능지정레지스터(3)는 동일한 것을 l비트단위로 분할한 단위마다 가질 필요가 있다. 이와같이, 분할한 단위마다 동일한 기능의 것을 가지는 것은 낭비이지만 IC의 집적도는 해마다 높아져서, 일체화한 경우의 메모리소자의 수에 대한 주변회로로서 사용되는 소자의 수의 비울은 1%도 되지 않는 약간의 것이므로 문제로는 되지 않는다. 일체화를 했을 경우에, 연산기능지정레지스터(3)를 비트분할의 단위마다 가지는 것은 이상에 나타낸 바와 같이 그다지 문제는 아니지만, 제8도에 나타낸 프레임버퍼를 데이터의 비트단위로 분할하는 것에는 문제가 있다. 그 이유는 연산기능지정레지스터(3)의 데이터입력이 데이터신호(D₁₅∼D₀)로 행하고 있는 것이다. 데이터의 비트단위로 분할할 때, 단순히 1비트단위로 분할하면, 연산기능지정레지스터(3)의 입력데이터가 1비트로 되어, 제7도의 4비트의 지정을 할 수 없다. 역으로, 연산기능지정레지스터(3)의 입력에 필요한 만큼의 비트수를 입력데이터로서 넣으면, IC화했을 때에 연산기능의 지정에만 유효한 신호를 패키지의 핀으로 하지 않으면 안되어, 패키지가 커져 버린다.

본 실시예에 있어서의 프레임메모리에서는 연산기능지정을 데이터버스로 행하면, 연산기능의 수는 데이터의 비트분할에 의존하게 되어 버리므로, 데이터버스로 행하지 않고 비트분할에 의존하지 않는 어드레스신호를 사용하여 연산기능을 지정하는 것이다.

제9도는 어드레스신호의 일부를 연산기능으로 지정하는 것으로 한 프레임버퍼용 메모리의 (WE)는 데이터처리장치의 라이트제어신호, (FS)는 연산기능지정레지스터(3) 및 기입마스크레지스터(6)에 대한 데이터세트제어신호, (DOj)는 메모리소자(2)의 독출데이터 구성예이다. (Dj)는 그래픽표화용 데이터처리장치의 데이터신호 16비트중의 1비트신호, (A₂₃~A₁)는 데이터처리장치의 어드레스신호, (DIj)는 연산기(1)의 연산결과데이터, (Wj)는 메모리소자(2)에 대한 기입제어신호이다.

제10도는 기입마스크레지스터의 구성예이다. (61)은 기입마스크데이터격납레지스터, (62)는 라이트제어신호(WE)를 억제하기 위한 게이트이다.

제11도는 제9도의 기억회로에 의한 프레임버퍼의 구성예이다. 제11도에서는 접속관계를 명확하게 하기 위하여, 4비트의 구성을 나타내고 있다

제12도는 연산코드의 세트를 설명하기 위한 그래픽디스플레이시스템에 실시예의 기억회로를 적용한 예이다. (10) 은 데이터처리장치, (13)은 세트신호(FS) 를 발생하는 디코드회로이다.

다음에, 이 기억회로의 동작예를 설명한다. 실시예에서는, 기억회로(9)는 800000H~9FFFFFH번지에 할당되어 있다. 디코드회로(13)는 A00000H~A0001FH번지에서 세트신호(FS)를 출력한다. 연산기(1)의 연산기능은 전술한 바와 같이 제7도에 나타낸 16종류이다. 데이터처리장치(10)가 예를 들어 A00014H번지에 F0FFH를기입하면, 디코드회로(13)는 세트신호(FS)를 출력하고, 연산기능지정레지스터(3)에 어드레스신호(A₄∼A₁) 즉 0101B(B는 비트데이터)를 세트한다. 이 결과, 연산기(1)는 제7도의 연산기능표에 나타낸 바와 같이, 논리화(論理和)를 연산기능으로서 선택한다. 또, 기입마스크레지스터(6)에서는 기입마스크데이터격납레지스터(61)에 데이터처리장치(10)로부터의 데이터 0F00H의 16비트의 데이터중의 1비트를 세트한다. 세트되는 1비트는 메모리소자의 비트위치와 동일한 위치이다. 이 결과, 기입마스크데이터로서 F0FFH가 세트된 것으로 된다.

다음에, 데이터처리장치(10)가 800000H번지에 F3FFH를 기입하는 경우에 대하여 설명한다. 800000H번지에는, 0512H가 격납되어 있는 것으로 한다. 데이터처리장치(10)의 메모리액세스타이밍을 제13도에 나타낸다. 데이터처리장치(10)의 기억회로(9)에 대한 라이트액세스는 제13도에 나타낸 바와 같이, 리드·모니화이·라이트동작으로 된다. 리드·모디화이·라이트의 리드의 타이밍으로 DO버스에는 0512H가 독출되고, D버스에는 F3FFH가 입력되어 있다. 다음의 모디화이의 타이밍으로, 연산기(1)는 D버스와 DO버스의 데이터를 연산하고, DI버스에 연산결과를 출력한다. 이 경우는 D버스의 값이 F3FFH이고, DO버스가 0512H이므로, DI버스의 데이터는 F7FFH로 된다. 이것은 전술한 동작으로 연산기(1)는 논리화를 연산기능으로서 선택하고 있기 때문이다. 끝으로, 리드·모디화이·라이트의 라이트의 타이밍으로 DI버스의 데이터 F7FFH를 라이트하지만 전술한 세트동작으로, 기입마스크데이터는 F0FFH가 세트되어 있고, 제10도에 나타낸 바와 같이 마스크데이터가 "0"의 비트는 게이트(62)가 온으로 되고, "1"의 비트는 게이트(62)가 오프로되므로, D₁₁∼D₈의 4비트만이 실제의 라이트동작을 실행하고, 남은 12비트에서는 라이트동작은 일어나지 않는다. 이 결과, 800000H번지의 데이터는 0712H로 된다.

본 실시예에 의하면 다음과 같은 효과가 얻어진다. 데이터처리장치(10) 및 (10')의 각각에 대응하여, 연산기능지정레지스터(3), (4)와 기입마스크레지스터(6), (7)를 가지고 있으므로, 데이터처리장치(10) 및 (10')가 비동기로 독립하여 프레임버퍼용 메모리(9)에 라이트액세스를 한 경우에도, 데이터처리장치마다 리드·모디화이·라이토동작의 모디화이기능의 치정 및 마스크라이트의 지정이 이루어지므로, 데이터치리장치 사이에서의 협조제어를 할 필요가 없고, 프레임버퍼용 메모리(9)에 대한 액세스경합에 의한 액세스지연 이외는, 상호 간섭없이 묘화처리의 실행이 가능하게 된다.

본 실시예는 그래픽디스플레이의 프레임버퍼용 메모리로서, 데이터처리장치(10) 및 (10')의 데이터처리는 묘화하는 도트의 좌표계산이 주체이고, 좌표계산 등의 연산처리에 시간이 걸릴 경우에는, 2대의 데이터처리장치로 처리를 분담함으로써, 연산처리시간의 단축을 도모할 수 있으므로, 묘화시간이 단축된다. 또, 프레임버퍼기입처리에 시간이 걸릴 경우에는, 리드·모디화이·라이트를 사용함으로써 액세스횟수의 삭감을 도모할 수 있으므로 묘화시간이 단축되어, 고속의 그래픽디스플레이시스템을 실현할 수 있다.

또한, 본 실시예에서는, 어드레스신호의 일부를 제어신호로서 사용하고 있으므로, 데이터의 분할방법에 의하지 않고 연산기능의 지정이 가능한 리드·모디화이·라이트를 행하는 메모리회로를 실현할 수 있다. 즉, IC화했을 때에 메모리소자의 구성은 리드·모디화이·라이트의 기능에 의존하지 않고 결정할 수 있다.

본 실시예에서는, 데이터처리장치를 2대로 하였지만, 3대 이상으로 한 경우도 같은 방법으로 실현할 수 있는 것은 물론이다.

또, 1대의 데이터처리장치로 복수의 타스크를 기동하고, 타스크마다에 다른 어드레스를 할당하는 것으로 병렬 묘화처리를 하는 시스템에 적용할 수 있는 것도 명백하다.

그리고, 실시예의 기억회로에서 통상의 메모리 IC와 상이한 것은 연산기능 및 기입마스크데이터를 세트하기 위한 세트신호(FS)와 연산기능 및 기입마스크를 선택하는 신호(C)이다. 이들 신호를 외부로부터 부여할 경우에는, IC화하면, 통상의 메모리보다 2개 핀이 많아진다. 2개 핀을 증가시켜서 실현해도 되지만, 패키지를 작게 하기 위하여는, 메모리액세스의 타이밍을 이용하여 상기 신호에 대용해도 된다. 이 방법을 이용했을 때의 액세스타이밍의 예를 제14도에 나타낸다. 제14도에 나타낸 바와 같은 통상의 다이나믹(Dynamic) RAM의 타이밍시퀀스에 나오지 않는 타이밍을 처리장치의 구별을 행하기 위하여 사용하거나(RAS의 하강으로 WE신호를 L레벨로 하는), 연산코드 및 기입마스크데이터의 세트에 사용하는(RAS의 하강으로 CAS와 WE를 L레벨로 하는) 것으로, 상기 FS나 C신호를 만들고, IC패키지의 핀수를 감소할 수 있다.

그리고, 본 실시예에서는 데이터폭을 16비트로 하고, 분할의 단위를 1비트로 했지만, 어느쪽의 값도 본실시예에서 설명한 값 이외의 값이라도 되는 것은 명백하다.

또, 본 실시예에서는 연산기능의 지정과 기입마스크의 지정을 동시에 행하고 있지만, 별개로 지정하도록 해도 된다.

또, 연산기의 기능지정의 데이터폭도 4비트 이외라도 되는 것도 명백하다.

또, 시프트레지스터를 내장하여, 시리얼출력을 가지는 구성의 메모리에 대하여, 본 실시예를 적용해도 된다.

이상의 설명으로부터 명백한 바와 같이, 본 발명에 의하면, 화상처리용 LSI에 의하여 점묘화데이터로 이루어지는 화상데이터를 점묘화단위로 논리연산을 행하도록 한 것으로, 기억부, 논리연산부 및 표시화면의 전부를 점묘화단위로 할 수 있으므로, 회로설계 및 구성이 심플하게 되는 효과를 가진다.

또한, 본 발명에 의하면, 화상처리용 LSI를 점묘화단위로 구성하고 있으므로, 표시화면의 사이즈의 변경에 대하여, 화상처리용 LSI를 그 사이즈에 대응하여 증설하면 족하고, 보다 한층 회로설계를 용이하게 할수 있다는 효과가 있다.

Claims

표시화면에 표시하기 위한 다수의 점표화데이터로 이루어지는 화상데이터를 격납하는 화상데이터 기억부(2)와, 이 화상데이터 기억부에 격납된 점묘화단위의 화상데이터를 점묘화단위로 논리연산하여 점묘화단위의 묘화데이터를 출력하는 논리연산부(1)를 구비하고, 이 논리연산부(1)는 상기 화상데이터의 논리연산을 제어하기 위한 복수 비트로 이루어지는 연산제어신호(A₄∼A₁)에 의하여 논리연산을 실행하는 것을 특징으토 하는 1칩화상처리용 디바이스(9, 9', 9'').