KR960004736B1 - 데이터와 패리티비트를 기억하는 반도체 기억장치 - Google Patents

데이터와 패리티비트를 기억하는 반도체 기억장치 Download PDF

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Abstract

내용 없음.

Description

데이터와 패리티비트를 기억하는 반도체 기억장치
제1도는 본 발명의 제1실시예에 의한 DRAM의 전체구성을 설명하는 블록도.
제2도는 제1도의 DRAM의 주요부분의 레이아우트를 설명하는 블록도.
제3도는 제2도에 표시된 메모리 어레이의 일부분의 구성을 상세하게 설명하는 도면.
제4도는 1메모리 어레이의 구성을 설명하는 회로도.
제5도는 제4동에 표시되는 DRAM의 동작을 설명하는데 사용하는 파형도.
제6도는 1024 리프레쉬 사이클과 5/2 리프레쉬 사이클을 설명하는데 사용되는 도면.
제7도는 본 발명의 제2실시예에 의한 DRAM의 주요부분의 레아아우트를 설명하는 블록도.
제8도는 본 발명의 제3실시예에 의한 DRAM의 주요부분의 레이아우트를 설명하는 블록도.
제9도는 제8도에 표시된 메모리 어레이의 일부분의 구성을 상세하게 설명하는 도면.
제10도는 종래의 DRAM의 주요부분의 레이아우트를 설명하는 블록도.
제11도는 제10도에 표시된 메모리 어레이의 일부분의 구성을 상세하게 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 칩 11, 12 : LIO 스위치 회로
13 : 입출력 버퍼 AR1-AR9 : 메모리 어레이
RD1-RD5 : 행디코더 CD1, CD2 :열디코더
A0-A9 : 어드레스 신호 RA0-RA9 : 행어드레스
14 : 입출력버퍼 16 : 제어클럭 발생회로
본 발명은 반도체 기억장치에 관한 것이고, 그리고 특히 데이터와 패리티 비트를 기억하는 반도체 기억장치의 어레이 배열에 관한 것이다. 제10도는 데이터와 패리티 비트를 기억하는 종래의 DRAM(Dynamic Random Access Memory)의 주요부분의 레이아웃트를 설명하는 블록도이다. DRAM는 8비트 데이터와 1-비트 패리티 비트의 복수의 세트를기억할 수가 있다.
메모리 어레이(AR2-AR9)는 반도체 칩(10)의 중앙부분의 2개 선에 배열된다. 메모리 어레이(AR1)은 반도체 칩(10)의 긴측의 방향에 따라 늘어나는 방법으로 배열된다.
각 메모리 어레이(AR2-AR9)는 복수의 행과 복수의 열에 배열되는 복수의 메모리셀을 포함한다. 동일하게 메모리 어레이(AR1)은 복수의 행과 복수의 열로 배열되는 복수의 메모리 셀을 포함한다.
메모리 어레이(AR1)에 포함되는 메모리셀의 행의 수는 각 메모리 셀 어레이(AR2-AR9)에 포함되는 메로리셀의 행의 수 4배이고, 그리고 메모리 어레이(AR1)에 포함되는 메모리셀의 열의 수는 각 메모리 어레이(AR2-AR9)에 포함되는 메모리셀의 열 수는 1/4이다..
각 메모리 어레이(AR2-AR9)는 같은 수의 향을 포함하는 4개 블록(B1-B4)로 분할된다. 4개 블록(B1-B4)중의 하나가 동작하고 그리고 나머지 3개 블록은 불활성 상태에 있다. 이것은 1/4 구분 동작이라 부른다. 메모리 어레이(AR1)은 같은 수의 행을 포함하는 16블록(B1-B4)으로 분할된다.
4의 16블록(B1-B16)은 동작하고 그리고 나머지 블록은 불활성 상태이다. 이리하여 메모리 어레이(AR1)은 역시 1/4 분할 동작을 실행한다. 각 블록(B1)이 각 메모리 어레이(AR2-AR9)에서 동작할 때, 블록(B1,(B5),(B9),(B13)은 메모리 어레이(AR1)에도 동작한다.
행디코더(RD1)은 메모리 어레이(AR1)과 메모리 어레이(AR2), (AR9)의 블록(B1-B4)에 제공되고, 그리고 행디코더(RD2)는 메모리 어레이(AR1)과 메모리 어레이(AR3)과 (AR8)의 블록(B5-B8)에 제공된다.
행디코더(RD3)은 메모리 어레이(AR1)과 메모리 어레이(AR4)와 (AR7)의 블록(B9-B12)에 제공되고, 그리고 행디코더(RD4)는 메모리 어레이(AR1)과 메모리 어레이(AR5)와 (AR6)의 블록(B13-B16)에 제공된다. 각 행디코더(RD1-RD4)는 대응하는 메모리 어레이에서 한 행을 선택한다. 열 디코더(CD1)은 메모리 어레이(AR2-AR5)에 제공되고, 그리고 열 디코더(CD2)는 메모리 어레이(AR6-AR9)에 제공된다.
또한, 열 디코더(CD3)는 메모리 어레이(AR1)에 제공된다. 각 열 디코더(CD1-CD3)는 대응하는 메모리 어레이 내부에 2개 열을 선택한다. 제11도는 제10도의 파선 (R1)에 의해 표시되는 영역을 상세히 표시하는 도면이다.
제11도에 표시된 것과 같이, 국부 I/O선군(L2a) 메모리 어레이(AR2)의 블록(B1)과 (B2) 사이에 제공되고, 그리고 국부 I/O선군(L2a)는 메모리 어레이(AR2)의 블록(B3)가 (B4) 사이에 제공된다.
동일하게, 국부 I/O선군(L4a)는 메모리 어레이(AR4)의 블록(B1)과 (B2) 사이에 제공된다. 더욱 국부 I/O선군(L5a)는 메모리 어레이(AR5)의 블록(B1)과 (B2) 사이에 제공되고, 그리고 국부 I/O선군(L5b)는 메모리 어레이(AR5)의 블록(B3)과 (B4)에 제공된다.
각 국부 I/O선군은 2세트의 입/출력 선쌍을 포함한다. 국부 I/O선군(L1a)는 메모리 어레이(AR1)의 블록(B1)와 (B2) 사이에 제공되고, 그리고 국부 I/O선군(L1b)는 블록(B3)과 (B4) 사이에 제공된다.
동일하게 국부 I/O선군(L1e)는 블록(B9)와 (B10) 사이에 제공된다. 더욱, 국부 I/O선군(L1g)는 블록(B13)과 (B14) 사이에 제공되고, 그리고 국부 I/O선군(L1h)는 블록(B15)와 (B16) 사이에 제공된다.
국부 I/O선군(L2a)와 (L2b)는 각각 스위치(S2a)와 (S2b)를 통하여 그로벌 I/O선쌍(CI02)에 접속된다. 국부 I/O선군(L5a)와 (L5b)는 각각 스위치(S5a)와 (S5b)를 통하여 그로벌 I/O선쌍(GI05)에 접속된다.
또한, 국부 I/O선군(L1a,L1b,…,L1g,L1h)는 각각 스위치(S1a,S1b,…,S1g,S1h)를 통하여 그로벌 I/O선쌍(GI01)에 접속된다. 판독동작에 있어서, 스위치(S2a)와 (S2b) 중 하나, 스위치(S5a)와 (S5b) 중의 하나 그리고 스위치(S1a-S1h)중의 하나는 턴온이다. 예를들면 스위치(S2a)와 (S5a) 그리고 스위치(S1a)는 턴온이 된다.
그리하여 메모리 어레이(AR2)의 블록(B1) 또는 블록(B2)에서 국부 I/O선군(L2a)에 판독되는 데이터는 스위치(Sa)를 통하여 그로벌 I/O선쌍(GI02)에 전송되고 그리고 메모리 어레이(ARS)의 블록(B1) 또는 블록(B2)에 국부선군(L5a)에 판독되는 데이터는 스위치(S5a)를 통하여 그로벌 I/O선쌍(GI05)에 전송된다.
역시 메모리 어레이(AR1)의 블록(B1) 또는 블록(B2)에서 국부 I/O선군(L1a)까지에 판독되는 데이터는 스위치(S1a)를 통하여 그로벌 I/O선쌍(GI01)에 전송된다.
상기 종래의 DRAM에 있어서, 제11도에 표시된 것과 같이 메모리 어레이(AR1)는 반도체 칩의 긴쪽 방향으로 늘어나는 방법으로 제공되고, 그리고 그로벌 I/O선쌍(GI01)은 다른 메모리 어레이에 대응하는 그로벌 I/O선쌍에 비할 때 매우 길어진다.
따라서 액세스 속도는 긴 그로벌 I/O선쌍에 기인하여 낮다. 2세트의 국부 I/O선군(L1a)와 (L2a)는 메모리 어레이(AR1)의 블록(B1)과 (B2) 사이에 제공되고 그리고 2세트의 국부 I/O선군(L1b)와 (L2b)는 블록(B3)과 (B4) 사이에 제공된다. 동일하게 2세트의 국부 I/O선군(L1g)와 (L5a)는 메모리 어레이(AR1)의 블록(B13)과 (B14) 사이에 제공되고, 그리고 2세트의 국부 I/O선군(L1h)와 (L5b)는 블록(B15)와 (B16) 사이에 제공된다.
이리하여 메모리 어레이(AR1)에 대응하는 국부 I/O선군의 구성은 복잡하고, 그리고 각 메모리 어레이에 대응하는 국부 I/O선군은 인접 메모리 어레이 블록의 배열에 영향을 준다.
결과로서, 메모리 어레이의 레이아우트가 어렵다. 본 발명의 목적은 메모리 어레이의 블록의 레이아우트를 촉진하고 그리고 또한 데이터를 기억할 수 있는 반도체 기억장치와 패리티 비트의 액세스 속도를 증가하는 것이다.
본 발명의 다른 하나의 목적은 데이터를 기억할 수 있는 반도체 장치와 패리티 비트의 리프레쉬 동작에서 소비 전력을 축소하는 것이다. 본 발명에 의한 칩에 형성하는 반도체 기억장치는 복수의 제1메모리 어레이를 포함하는 각 적어도 2개 컬럼으로 배열되는 복수의 제1메모리 어레이를 포함한다.
각 복수의 제1메모리 어레이는 복수의 행과 복수의 열로 배열되는 복수의 제1메모리셀을 포함하고, 그리고 또한 분할동작의 열방향으로 배열되는 제1블록의 수로 분할된다.
반도체 장치는 더욱 제2메모리 어레이를 포함하다. 제2메모리 어레이는 제1메모리 어레이의 제1메모리 셀의 열로서 정렬되는 제2메모리 셀의 복수의 열을 포함하고, 또한 분할 동작의 열 방향으로 배열되는 블록의 제2수로 분할된다. 제2수는 제1수의 반 보다는 크지 않다.
블록의 각 제1수에 포함되는 제1메모리셀과 복수의 각 제2수에 포함되는 제2메모리 셀은 행의 같은 수에 배열된다. 반도체 기억장치는 더욱 병렬의 제1과 제2메모리 어레이를 액세스하는 어드레싱회로를 포함한다. 적어도 2개의 열은 각각 양의 정수의 2m선이고, 제1의 수는 양의 정수 n의 4mn이고, 그리고 제2의 수는 2n 일거다.
반도체 기억장치에 있어서, 제2메모리 어레이에 포함되는 메모리셀의 열은 적어도 2개 열에 배열되는 제1메모리 어레이에 포함되는 메모리셀의 열에 의해 정렬되고 그리고 제2메모리 어레이는 제1메모리 어레이의 블록수의 반 이하의 블록수로 분할된다.
그것은 메모리 어레이의 블록의 배열을 촉진하고 입출력선의 구성을 단순화하고 그리고 입출력선의 길이를 짧게 한다. 따라서, 그것은 레이아우트를 촉진하고, 또한 액세스 속도를 증대한다.
본 발명의 또 다른 하나인 태양에 의한 반도체 기억장치는 더욱 사이클의 제3수를 가지는 제1프레쉬 동작과 그리고 사이클의 제4수를 가지는 제2리프레쉬 동작 선택적으로 실행할수 있는 리프레쉬 제어회로를 포함한다. 복수의 제1메모리 어레이의 각각 포함되는 복수의 메모리 셀은 행의 제3의 수에 배열되고 그리고 제2메모리 어레이에 포함되는 복수의 메모리 셀은 행의 제4의 수에 배열된다.
반도체 기억장치에 있어서, 제2메모리 어레이의 행의 수는 제2리프레쉬 동작의 사이클 수와 같다. 따라서, 사이클의 작은수를 가지는 제2리프레쉬 동작은 리프레쉬 제어회로에 의해 실행될때, 전력은 제2메모리 어레이에서 낭비되게 소비되지 않는다. 따라서 소비전력은 저하된다.
본 발명의 상기 목적, 특성 태양 그리고 장점은 첨부도면과 관련할 때 본 발명의 다음의 상세한 설명으로 더욱 명백하게 된다.
[실시예]
제1도는 본 발명의 제1실시예에 의한 DRAM의 전체 구성을 설명하고 있고, 메모리 어레이(AR2-AR9)는 반도체 칩(10)의 중앙부분의 2개선에 배열된다. 또한 메모리 어레이(AR1)은 반도체 칩(10)의 짧은 측과 병렬로 설치된다.
행디코더(RD1-RD5)는 메모리 어레이(AR1-AR9)가 형성되는 영역의 한쪽위에 설치되고, 그리고 LIO스위치회로(11)과 입출력버퍼(13)도 그의 한쪽위에 설치된다. LIO스위치회로(12)와 입출력버퍼(14)는 메모리 어레이(AR1-AR9)가 형성되는 영역의 다른쪽 위에 설치된다. 열디코더(CD1)과 (CD2)는 메모리 어레이(AR1-AR9)가 형성되는 영역의 한단부위에 설치된다. 어드레스 버퍼와 리프레쉬 어드레스카운터(15)는 외부로 적용된 어드레스 신호(A0-A9)을 받고 행어드레스 신호(RA0-RA9)를 행디코더(RD1-RD5)에 적용하고 그리고 열어드레스 신호(CA1-CA8)을 열디코더(CD1)과 (CD2)에 적용한다.
또 어드레스 버퍼와 리프레쉬 카운터(15)는 열어드레스 신호(CA0)를 LIO스위치회로(11)과(12)에 적용한다. 제어클럭 발생회로(16)은 행어드레스 스트로브신호와 열어드레스 스트로브신호와, 기록이 네이블신호그리고 출력이네이블 신호를 받고, 그리고 그들은 외부에 적용되고, 그리고의 각회로를 제어하는 제어클럭 신호를 발생한다. 8비트 데이터와 1비트 패리티 비트를 입출력하는 데이터 입출력터미널(DQ1-DQ9)는 반도체 칩(10)상에 설치된다. 데이터 입출력 터미널(DQ6-DQ9)는 입출력버퍼(13)에 접속된다.
데이터 입출력 터미널(DQ1-DQ5)는 입출력버퍼(14)에 접속된다. 제2도는 제1도의 DRAM의 주요부분의 구성을 설명하는 블록도이다.
각 메모리 어레이(AR2-AR9)는 복수의 행과 복수의 열로 배열되는 복수의 메모리셀을 포함한다. 메모리 어레이(AR1)은 복수의 행과 복수열로 배열되는 복수의 메모리셀을 포함한다.
메모리 어레이(AR1)에 포함되는 메모리셀의 열의 수는 각 메모리 어레이(AR2-AR9)에 포함되는 메모리셀의 열의 수 2배이고, 그리고 메모리 어레이(AR1)에 포함되는 메모리셀의 행의 수는 각 메모리 어레이(AR2-AR9)에 포함되는 메모리셀의 행의 수의 반이다.
예를들면, 메모리 어레이(AR1)은 512워드선을 포함하고 그리고 각 메모리 어레이(AR2-AR9)는 1024워드선을 포함한다. 각 메모리 어레이(AR2-AR9)는 같은 수의 행을 포함하는 4개 블록(B1-B4)로 분할된다. 4개 블록(B1-B4)중 하나는 동작하고 그리고 나머지 블록은 불활성 상태로 된다. 이리하여 각 메모리 어레이(AR2-AR9)는 1/4 분할동작을 실행한다.
한편, 메모리 어레이(AR1)은 같은수의 행을 포함하는 4개 블록(B1a,B2a,B1b,B2b)로 분할된다. 블록(B1a)와 (B1b)는 동시에 동작하고 그리고 블록(B2a)와 (B2b)는 동시에 동작한다. 블록(B1a)와 (B1b)가 동작할 때, 블록(B2a)와 (B2b)는 불활성 상태에 있다.
한편, 블록(B2a)와 (B2b)가 동작하고 있을 때, 블록(B1a)와 (B1b)는 불활성 상태에 있다. 이리하여 메모리 어레이(AR1)은 1/2분할동작을 실행한다. 예를들면, 블록(B1)이 각 메모리 어레이(AR2-AR9)에서 동작하고 있을 때 블록(B1a)와 (B1b)는 메모리(AR1)에서 동작한다.
블록(B2)가 각 메모리 어레이(AR2-AR9)에 동작하고 있을때 블록(B2a)와 (B2b)는 메모리 어레이(AR1)에서 동작한다. 한편, 블록(B3)이 각 메모리 어레이(AR1-AR9)에서 동작하고 있을 때, 블록(B1a)와 (B1b)는 메모리 어레이(AR1)에서 동작한다.
블록(B4)가 각 메모리 어레이(AR2-AR9)에 동작하고 있을 때 블록(B2a)와 (B2b)는 메모리 어레이(AR1)에서 동작한다. 예를들면, 메모리 어레이(AR1)은 512워드선을 포함한다. 메모리 어레이(AR2)와 (AR9)는 1024워드선을 포함한다. 동일하게, 메모리 어레이(AR3)과 (AR8)도 역시 1024워드선을 포함하고, 메모리 어레이(AR4)와 (AR7)도 1024워드선을 포함하고, 그리고 메모리 어레이(AR5)와 (AR6)도 1024워드선을 포함한다. 정상동작에 있어서는, 행디코더(D1)은 메모리 어레이(AR1)의 512워드선 중 하나를 선택한다. 행디코더(RD2)는 메모리 어레이(AR2)와 (AR9)는 1024워드선중 어느하나를 선택한다.
동일하게 행디코더(RD3)은 메모리 어레이(AR3)과 (AR8)의 1024워드선 중 어느것을 선택하고, 그리고 행디코더(RD4)는 메모리 어레이(AR4)와 (AR7)의 1024워드선 중 어느것을 선택한다. 행디코더(RD5)는 메모리 어레이(AR5)와 (AR6)의 1024워드선 중 어느것을 선택한다.
열디코더(CD1)은 메모리 어레이(AR1)의 블록(B1b)와 (B2b)의 복수의 열 중의 어느것과 그리고 메모리 어레이(AR2-AR5)의 복수의 열 중 어느것을 선택한다. 열디코더(CD2)는 메모리 어레이(AR1) 내부블록(B1a)와 (B2a)의 복수의 열 중 어느것과 메모리 어레이(AR6-AR9) 내부 복수의 열 중 어느것을 선택한다. 제3도는 제2도의 파선(R2)에 의해 표시되는 부분을 상세히 설명하는 도면이다.
국부 I/O선군(L1a)는 메모리 어레이(AR1)의 블록(B1a)와 (B2a) 사이에 제공되고, 그리고 국부 I/O선군(L1b)는 블록(B1b)와 (B2b) 사이에 제공된다. 국부 I/O선군(L2a)는 메모리 어레이(AR2)의 블록(B1)과 (B2) 사이에 제공되고 그리고 국부 I/O선군(L2b)는 블록(B3)과 (B4) 사이에 제공된다. 국부 I/O선군(L9a)는 메모리 어레이(AR9)의 블록(B1)과 (B2) 사이에 제공되고 그리고 국부 I/O선군(L9b)는 블록(B3)과 (B4) 사이에 제공된다.
각 국부 I/O선군은 2세트의 입출력선 쌍을 포함한다. 메모리 어레이(AR1)의 각 블록은 256워드선을 포함하고, 그리고 메모리 어레이(AR2)와 (AR9) 내측 각블록은 256워드선을 포함한다.
국부 I/O선군(L1a)와 (L1b)는 각각 스위치(S1a)와 (S1b)를 통하여 스위치(S1c)에 접속된다. 스위치(S1c)는 그로벌 I/O선선쌍(GIO1)에 접속된다. 국부 I/O선군(L2a)와 (L2b) 각각 (S2a)와 (S2b)를 통하여 그로벌 I/O선쌍(GI02)에 접속된다. 국부 I/O선군(L9a)와(L9b)는 각각 스위치(S9a)와 (S9b)를 통하여 그로벌 I/O선쌍(GI09)에 접속된다.
정상동작에 있어서는 행어드레스 신호(RA9)에 응답하고, 스위치(S1c)는 스위치(S1a)측 또는 스위치(S1b)측으로 변경되고, 그리고 또한 행어드레스 신호(RA8)과 (RA9)에 응답하고, 스위치(S2a)와 (S2b)중 하나가 턴온하고 그리고 스위치(S9a)와 (S9b)중 하나는 턴온한다.
예를들면, 스위치(S1c)는 스위치(S1b)측으로 변경되고, 그리고나서 스위치(S2a)와 스위치(S9a)는 턴온한다. 이리하여 메모리 어레이(AR1)의 블록(B2b)에서 국부 I/O선군(L1b)에 판독되는 데이터는 스위치(S1b)와 스위치(S1c)를 통하여 그로벌 I/O선쌍(GI01)에 전송된다. 동시에 메모리 어레이(AR2)의 블록(B1) 또는 블록 (B2)에서 국부 I/O선군(L2a)까지 판독되는 데이터는 스위치 (S2a)를 통하여 그로벌 I/O선쌍(GI02)에 전송되고 그리고 메모리 어레이(AR9)의 블록(B1) 또는 (B2)에서 국부 I/O선군(L9a)가지 판독되는 데이터는 스위치(S9a)를 통하여 그로벌 I/O선쌍(GI09)에 전송된다.
제4도는 메모리 어레이(AR2)의 더욱 상세한 구성을 설명하는 회로도이다. 블록(B1)은 복수세트의 비트선쌍 BL,과 비트선쌍을 교차하는 256워드선(WL1-WL256), 그리고 그곳의 교차에 제공되는 복수의 메모리셀(MC)을 포함한다.
동일하게 블록(B2)는 복수세트의 비트선쌍 BL,과 비트선쌍을 교차하는 256워드선(WL257-WL512), 그리고 그곳의 교차에 제공되는 복수의 메모리셀(MC)를 포함한다. 복수의 센스앰프(SA)의 국부 I/O선군(L2a)는 블록(B1)과 (B2) 사이에 제공된다. 국부 I/O선군(L2a)는 2세트의 입출력선쌍(LI00)와 (LI01)을 포함한다. 각 2세트의 입출력 선쌍(LI00)와 (LI01)은 입출력선 IO,를 포함한다. 블록(B1) 안쪽의 각 비트선쌍은 BL,은 N-채녈 MOS트렌지스터(S3)와 (S4)를 통하여 대응하는 센스앰프(SA)에 접속된다.
스위치신호 SIL(0)은 트렌지스터(S1)과 (S2)의 게이트에 적용되고, 그리고 스위치신호 SIR(0)은 트렌지스터(S3)과 (S4)의 게이트에 적용된다.
기수비트선 쌍 BL,에 대응하는 센스앰프(SA)의 노드(N1)과 (N2)는 N-채널 MOS 트렌지스터(T1)과 (T2)를 통하여 입출력선상(LI00)에 접속된다.
우수비트선쌍 BL,에 대응하는 센스앰프(SA)의 노드(N3)과 (N4)는 N-채널 MOS 트렌지스터(T3)과 (T4)를 통하여 입출력선쌍(LI01)에 접속된다. 열디코더(CD1)에서의 열선택선(Yi)는 인접하는 2세트의 비트선쌍 BL,에 대응하는 트렌지스터(T1-T4)의 게이트에 접속된다. 블록(B3)과 (B4)는 각각 블록 (B1)과 (B2)에 유사한 구성을 가진다. 복수의 센스앰프(SA)와 국부 I/O선군(L2b)는 블록(B3)과 (B4)사이에 제공된다. 국부 I/O선군(L2b)는 국부 I/O선군(L2a)와 같은 2세트의 입출력선쌍(LI00)과 (LI01)을 포함한다.
스위치신호 SIL(1)은 블록(B3)에 대응하는 트렌지스터(S1)와 (S2)의 게이트에 적용되고 그리고 스위치 신호 SIR(1)은 블록(B4)에 대응하는 트렌지스터(S3)과 (S4)의 게이트에 적용된다. 스위치신호 SIL(0), SIR(0), SIL(1), SIR(1)은 블록(B1-B4)을 선택하는 행어드레스신호(RA8)과 (RA9)를 사용하여 발생된다.
예를들면 행어드레스신호(RA8)이 ＂0＂에 있고 그리고 행어드레스신호(RA9)가 ＂0＂에 있을 때 스위치신호 SIL(0)은 ＂H＂가 되고 그리고 블록(B1)이 선택된다. 국부 I/O선군(L2a)는 스위치(S2a)를 통하여 그로벌 I/O선쌍(GI02)에 접속되고 그리고 국부 I/O선군(L2b) 스위치(S2b)를 통하여 그로벌 I/O선쌍(GI02)에 접속된다. 스위치(S2b)는 제1과 제2스위치(SW1)과(SW2)를 포함한다. 스위치(SW1)은 그로벌 I/O선쌍(GI02)와 국부 I/O선군(L2a)의 국부 I/O선쌍(LI00)사이에 접속되고 그리고 스위치(SW2)는 그로벌 I/O선쌍(GI02)와 국부 I/O선군(L2a)의 국부 I/O선쌍(LI01) 사이에 접속된다. 스위치(S2b)는 제3과 제4스위치(SW3)과 (SW4)를 포함한다.
스위치(SW3)은 그로벌 I/O선쌍과 국부 I/O선군(L2b)의 국부 I/O선쌍(LI00) 사이에 접속되고, 그리고 스위치(SW4)는 그로벌 I/O선쌍(GI02)와 국부 I/O선군(L2b)의 국부 I/O선쌍(LI01) 사이에 접속된다. 스위치(SW1,SW2,SW3) 그리고(SW4)는 행어드레스신호(RA8)과(RA9)와 열어드레스 신호(CA0)에 응바하고 제어된다. 예를들면, 행어드레스신호(RA8)이 ＂0＂에 있고 그리고 행어드레스신호(RA9)는 ＂0＂에 있을 때 스위치(SW1)은 턴온한다.
다음은, 제5도의 파형도를 참조하여, 제4도에 표시된 블록(B1)과 (B2)의 동작을 설명한다. 우선, 예를들면 스위치신호 SIR(0)이 ＂L＂에 하강하고 스위치 신호(SIL)은 ＂H＂로 상승한다.
그것은 트렌지스터(S1)과 (S2)를 턴온하고 그리고 트렌지스터(S3)과 (S4)를 턴오프한다.
계속하여 워드선(WL7)의 전위는 행디코더(RD2)에 의해 ＂H＂에 상승된다(제1도∼제4도 참조).
이것이 각각 대응하는 비트선에 워드선(WL7)에 접속되는 메모리셀(MC)의 행에서 데이터를 판독되게 한다. 결과로서, 전위차가 각 비트선쌍 BL,사이에 발생한다. 각 비트선쌍 BL,의 전위차는 대응하는 센스앰프 SA에 의해 증폭된다.
한편, 블록(B2) 안쪽 워드선(WL263)의 전위는 ＂L＂에 있다. 다음은, 열디코더(CD1)에 의해, 열선택 Yi의 전위는 ＂H＂로 상승된다.
이것이 대응하는 트렌지스터(T1-T4)로 턴온한다. 결과로서 대응하는 2세트의 비트선쌍 BL,의 전위차는 각각 입출력선쌍(LI00,LI01)에 전송된다. 이리하여 2개 선택된 메모리셀(MC)의 데이터는 각각 국부 I/O선군(L2a)의 2세트의 입출력선상(LI00)과 (LI01)에서 판독된다.
국부 I/O선군(L2a)이 2개의 데이터는 제3도에 표시되는 스위치(S2a)에 적용되고, 그리고 2개 데이터중 하나가 선택되어 그리고 그로벌 I/O선쌍(GI2)에 전송된다. 다음은 제3도와 제6도를 참조하여, 리프레쉬동작이 설명된다.
DRAM에 있어서 1024 리프레쉬 사이클과 512 리프레쉬 사이클이 실행될 수 있다. 우선, 1024 리프레쉬 어드레스 신호로서 행어드레스신호(RA0-RA9)를 발생한다. 행디코더(R2)는 계속적으로 리프레쉬 어드레스 신호에 응답하고 메모리 어레이(AR2)와 (AR9) 안쪽 1024 워드선을 선택한다.
메모리 어레이(AR2)와 (AR9)의 블록(B1)과 (B2) 안쪽 워드선이 계속적으로 선택되대, 메모리 어레이(AR1) 안쪽 워드선은 계속적으로 행디코더(RD1)에 의해 선택된다. 메모리 어레이(AR2)와 (AR9)의 블록(B3)과 (B4) 안쪽 워드선이 계속적으로 선택될 때, 메모리 어레이(AR1) 안쪽 워드선도 또한 계속적으로 행디코더(RD1)에 의해 선택된다.
즉, 메모리 어레이(AR1) 안쪽 각 워드선은 단일 1024 리프레쉬 사이클로 두 번 선택된다. 데이터는 선택된 워드선에 접속되는 메모리셀의 행에서 대응하는 비트선에서 각각 판독되고, 그리고 판독 데이터는 대응하는 센스앰프에 의해 증폭된다. 이리하여, 각 메모리셀은 리프레쉬된다.
상기와 같이 1024 리프레쉬 사이클에서, 1/2분할 동작이 메모리 어레이(AR1)를 포함하는 메모리 어레이 영역 ＂A＂에서 실행되고, 그리고 1/4분할 동작은 메모리 어레이(AR2)와 (AR9)을 포함하는 메모리 어레이 영역 ＂B＂에서 실행된다. 다음은, 512 리프레쉬 사이클이 설명된다.
행디코더(RD2)는 제1도에 표시되는 어드레스 버퍼와 리프레쉬 어드레스 카운터에서 적용되는 리프레쉬 어드레스 신호에 응답하고 메모리 어레이(AR2)와 (AR9)의 블록(B1)과 (B2) 안쪽 512 워드선을 계속적으로 선택하고, 그리고 동시에 메모리 어레이(AR2)와 (AR9)의 블록(B3)과 (B4)안쪽 512 워드선을 계속적으로 선택한다.
이때, 메모리 어레이(AR1)에서, 512 워드선이 행디코더(RD1)에 의해 계속적으로 선택된다.
이 경우에는, 메모리 어레이(AR1) 안쪽 각 워드선과 메모리 어레이(AR2)와 (R9) 안쪽 각 워드선은 각각 신호 512 리프레쉬 사이클에서 한번 선택된다.
상기와 같이, 52 리프레쉬 사이클에서, 1/2분할 동작이 메모리 어레이 영역 A에서 실행되고 그리고 1/2분할 동작도 역시 메모리 어레이 영역 B에서 실행된다.
제3도에 표시된 것과같이, 상기 실시예에서는, 한 세트의 국부 I/O선(L1a)는 메모리 어레이(AR1) 안쪽 블록(B1a)와 (B2a) 사이에 제공되고, 그리고 한 세트의 국부 I/O선(L1b)는 블록(B1b)와 (B2b) 사이에 제공된다.
또한 한 세트의 국부 I/O선군(L2a)는 메모리 어레이(AR2) 안쪽 블록(B1)과 (B2) 사이에 제공되고 그리고 한 세트의 국부 I/O선(L2b)도 역시 블록(B3)과 (B4) 사이에 제공된다.
역시, 한 세트의 국부 I/O선(L9a)는 메모리 어레이(AR9) 안쪽 블록(B1)과 (B2) 사이에 제공되고, 그리고 한 세트의 국부 I/O선(L9b)는 블록(B3)과(B4) 사이에 제공된다.
각 국부 I/O선은 2쌍의 입출력선을 포함한다. 이리하여 메모리 어레이(AR1)의 국부 I/O선은 다른 메모리 어레이 안쪽 블록의 배열에 영향을 주지 않는다.
역시 그로벌 I/O선(GI01)와 메모리 어레이(AR1)의 국부 I/O선(L1a)와 (L1b) 사이의 상호 접속의 길이는 축소된다. 따라서, 계층구성은 단순하게 구성될 수 있고, 그리고 또한 액세스 속도는 증가된다, 더욱, 512 리프레쉬 사이클에 있는 메모리 어레이(AR1) 안쪽 각 워드선과 각 메모리 어레이(AR2-AR9)의 워드선은 한번 선택된다. 따라서, 낭비전력은 소비되지 않고 DRAM의 소비전력을 축소한다.
제7도는 본 발명의 제2실시예에 의한 DRAM의 주요부분의 레이아우트를 표시하는 블록도이다.
DRAM에 있어, 메모리 어레이(AR1A)는 메모리 어레이(AR2),(AR3),(AR8) 그리고 (AR9)를 포함하는 영역의 한단부에 제공되고, 열 디코더(CD1)와 (CD2)는 다른 단부에 제공된다.
한편, 메모리 어레이(AR1B)는 메모리 어레이(AR4,AR5,AR6) 그리고 (AR7)를 포함하는 영역의 한 단부에 제공되고, 그리고 열디코더(CD3)과 (CD4)는 그곳의 다른 단부에 제공된다. 행디코더(RD1A)는 메모리 어레이(AR1A)를 위해 제공되고 그리고 행디코더(RD1B)는 메모리 어레이(AR1B)를 위해 제공된다.
행디코더(RD2-RD5)는 제1실시예와 같게 제공된다. 메모리 어레이(AR1A)는 블록(B1a)와 (B1b)를 포함한다. 메모리 어레이(AR1B)는 블록(B2a)와 (B2b)를 포함한다. 각 메모리 어레이(AR1A)와 (AR1B)는 256 워드선을 포함한다. 각 메모리 어레이(AR2-AR9)의 구성은 제1실시예의 각 메모리 어레이(AR2-AR9)의 구성과 같다.
제7도의 DRAM에 있어, 열디코더(CD1-CD4)에 접속되는 열선택선의 길이가 제1실시예의 열선택선의 길이반으므로 각 열 디코더의 동작속도는 증가된다. 그러나, 제7도의 DRAM에 있어서는, 메모리 어레이(AR1A)와 (AR1B)는 분리되므로, 각 메모리 어레이(AR1A)와 메모리 어레이(AR1B)의 (센스앰프)와 (국부 I/O선군)을 제공하는 것이 필요하다.
또한, 제7도에 표시된 것과 같은 메모리 어레이 배열의 2비트 피리티비트와 DRAM기억 16비트 데이터를 만들 때, 각 메모리 어레이(AR1A), (AR1B)는 1비트에 대응한다. 따라서, 512 리프레쉬 사이클에 있어서, 메모리 어레이(AR1A) 안쪽 각 워드선과 메모리 어레이(AR1B) 안쪽 각 워드선은 각각 두 번 선택되어, 전력낭비를 초래한다.
한편, 제1실시예의 DRAM에 있어서는, 512 리프레쉬 사이클에 있어, 메모리 어레이(AR1)안쪽 각 워드선과 메모리 어레이(AR2-AR9)안쪽 각 워드선을 단 한번 선택되어 낭비 전력은 소비되지 않는다.
제1실시예에 있어서 더 작은 수의 사이클을 가지는 리프레쉬 동작에 대응하는 메모리 어레이에 포함되는 워드선의 수를 세트하는 것에 의해 감축된 전력소비의 가장 바람직한 어레이 베열을 얻게 될 수 있다.
제8도는 본 발명의 제3실시예에 의한 DRAM의 주요부분의 레이아우트를 설명하는 블록도이다.
이 DRAM은 16비트 데이터와 2비트 패리티비트를 기억할 수 있다. 16메모리 어레이(AR2-AR17)는 반도체 칩(10)의 중앙부분에 4선으로 배열된다. 메모리 어레이(AR1)과 (R18)은 메모리 어레이(AR2-AR17)를 포함하는 한 영역의 한단부에 설치되고, 그리고 열디코더(CD1-CD4)는 다른 단부에 설치된다. 또한 행디코더(RD1-RD5)는 메모리 어레이 (AR2-AR17)을 포함하는 영역의 한 측면에 제공된다.
각 메모리 어레이(AR1)과 (AR18)에 포함되는 메모리셀의 열의 수는 각 메모리 어레이(R2-AR17)에 포함되는 메모리셀의 열의 수 2배이고, 그리고 각 메모리 어레이(AR1)과 (AR18)에 포함되는 메모리셀의 행의 수는 각 메모리 어레이(AR2-AR17)에 포함되는 메모리셀의 행의 수 1/2이다.
행디코더(RD1)은 메모리 어레이(AR1)과 (AR18) 안쪽 복수의 행중 어느것을 선택한다.
행디코더(RD2)는 메모리 어레이(AR2),(AR3),(AR16)과 (AR17) 안쪽 복수의 행 중 어느것을 선택하고, 그리고 행디코더 (RD3)는 메모리 어레이(AR4),(AR5),(AR14) 그리고 (AR15)의 복수의 행 중 어느것을 선택한다.
행디코더(AR4)는 메모리 어레이(AR6),(AR7),(AR12) 그리고 (AR13)의 복수의 행 중 어느것을 선택하고, 그리고 행디코더(RD5)는 메모리 어레이(AR8),(AR9)(AR10) 그리고 (AR11)의 복수의 행 중 어느것을 선택한다. 행디코더(CD1)은 메모리 어레이(AR2),(AR4),(AR6) 그리고 (AR8)의 복수의 열 중 어느것과 메모리 어레이(AR1)의 대응하는 부분의 복수의 열 중 하나를 선택하고 그리고 열디코더(CD2)는 메모리 어레이(AR3),(AR5),(AR7) 그리고 (AR9) 안쪽 복수의 열 중 어느것과 메모리 어레이(AR1)의 대응하는 부분의 복수의 열 중 어느것을 선택한다.
열 디코더(CD3)은 메모리 어레이(AR11),(AR13),(AR15) 그리고 (AR17) 안쪽 복수의 열 중 어느것과 메모리 어레이(AR18)의 대응하는 부분의 복수의 열 중 어느것을 선택하고 그리고 열 디코더(CD4)는 메모리 어레이(AR10)과 (AR12),(AR14) 그리고 (AR16) 안쪽 복수의 열 중 어느것과 메모리 어레이(AR18)의 대응하는 부분의 복수의 열 중 어느것을 선택한다.
각 메모리 어레이(AR1)과 (AR18)은 1/2분할동작을 실행하고, 그리고 각 메모리 어레이(AR2-AR17)은 1/4분할 동작을 실시한다. 제9도는 제8도에 파선(R3)에 의해 표시되는 부분을 상세히 설명하는 도면이다.
국부 I/O선군(L1a)는 메모리 어레이(AR1)의 블록(B1a)와 (B2a)에 대응하게 설치되고, 그리고 국부 I/O선군(L1b)는 블록(B1b)와 (B2b)에 대응하게 설치된다. 동일하게 국부 I/O선군(L18a)는 메모리 어레이(AR18)의 블록(B1a)와 (B2a)에 대응하게 설치된다.
또한, 국부 I/O선군(L2a)는 메모리 어레이(AR2)의 블록(B1)과 (B2)에 대응하게 설치되고, 그리고 국부 I/O선군(L2b)는 블록(B3)과 (B4)에 대응하게 설치된다.
동일하게 국부 I/O선군(L3a)와 (L3b), 국부 I/O선군(L17a)와 (L17b) 그리고 국부 I/O선군(L16a)와 (L16b)는 각각 메모리어레이(AR3),(AR17) 그리고 (AR16)에 대응하게 설치된다.
국부 I/O선군(L1a)와 (L1b)는 스위치(S1c)를 통하여 그로벌 I/O선쌍(GI01)에 접속되고, 그리고 국부 I/O선군(L18a)와 (L18b)는 스위치(S18c)를 통하여 그로벌 I/O선상(GI018)에 접속된다.
국부 I/O선군(L2a)와 (L2b)는 스위치(S2a)와 (S2b)를 통하여 그로벌 I/O선쌍(GI102)에 각각 접속되고 그리고 국부 I/O선군(L3a)와 (L3b)는 각각 스위치(S3a)와 (S3b)를 통하여 그로벌 I/O선쌍(GI03)에 접속된다.
동일하게 국부 I/O선군(L17a)와 (L17b)는 각각 스위치(S17a)와 (S17b)를 통하여 그로벌 I/O선쌍(GI017)에 접속되고 그리고 국부 I/O선군(L16a)와 (L16b)는 각각 스위치(S16a)와 (S16b)를 통하여 그로벌 I/O선쌍(GI016)에 접속된다. 정상동작에 있어, 스위치(S1c)는 국부 I/O선군(L1a)와 (L1b)의 한쪽에 전환되고, 그리고 스위치(S18c)도 또한 국부 I/O선군(L18a) 또는 (L18b) 중 어느 하나에 전환된다.
또한 스위치(S2a)와 (S2b)중 한, 스위치(S3a)와 (S3b)중의 하나 스위치(S17a)와 (S17b) 중의 하나 그리고 스위치(S16a)와 (S16b)중 하나는 각각 턴온한다.
제1실의 것과 같은 효과가 제3실시예에서도 역시 얻게 될 수 있다. 비록 본 발명이 상세히 설명되었어도, 같은 설명과 예에 의했고 제한의 방법을 취하지 않고, 본 발명의 정신과 범위는 청구 범위에 의해서만 제한되는 것이 명백히 이해된다.

Claims (15)

  1. 복수의 제1메모리셀을 포함하는 적어도 2개의 열로 배열되는 복수의 제1메모리 어레이(AR2-AR9)와, 제2메모리 어레이(AR1)와, 평행으로 상기 복수의 제1메모리 어레이와 복수의 제2메모리 어레이를 액세스 하는 어드레싱 수단(RD1-RD5,CD1,CD2)을 구비하고, 각 상기 복수의 제1메모리 어레이(AR2-AR9)의 상기 복수의 제1메모리셀(MC)은 복수의 열로 배열되고 분할동작을 위해 열 방향으로 배열되는 제1수의 블록(B1-B4)으로 분할되며, 상기 제2메모리 어레이(AR1)는 상기 제1메모리 어레이(AR2-AR9)의 복수의 열로 정합된 복수의 열로 배열된 복수의 제2메모리셀(MC)을 포함하고, 분할동작을 위해 열방향으로 배열되는 제2수 블록(B1a,B1b,B2a,B2b)으로 분할되고, 각 블록에서의 열의수는 행의 수보다 크며, 상기 제2수는 상기 제1수의 반수이하이고, 상기 각 제1수의 블록(B1-B4)을 포함하는 상기 복수의 제1메모리셀(MC)과, 같은 수의 행으로 배열되는 각 상기 제2수의 블록(B1a,B1b; B2a,B2b)을 포함하는 상기 제2메모리셀(MC)을 구비하는 침상의 형성된 반도체 기억자치.
  2. 제1항에 있어서, 상기 어드레싱 수단(RD1-RD4,CD1,CD2)은 상기 복수의 제1메모리 어레이(AR2-AR9)와, 상기 제2메모리 어레이(AR1)의 상기 분할동작을 제어하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 복수의 제1메모리 어레이(AR2-AR9)에 대응하는 제공되는 복수의 제1입출력선군을 포함하고 그리고 각각은 대응하는 메모리 어레이의 블록(B1-B4)에서부터 데이터를 입출력하는 복수의 제1입출력선(L2a,L2b; L9a,L9b)을 포함하고 있고, 상기 제2메모리 어레이(AR1)에 대응하고 그리고 상기 제2메모리 어레이(AR1)의 블록(B1a,B1b; B2a,B2b)에 부터 데이터를 입출력하는 복수의 제2입출력선을 포함하여 제공되는 제2입출력선군(L1a,L1b)을 포함하고, 상기 복수의 제1메모리 어레이(A42-AR9)에 대응하여 제공되는 복수의 제1그로벌 입출력선(GI02; GI09)을 포함하고, 상기 제2메모리 어레이(AR1)에 대응하여 제공되는 제2그로벌 입출력선(GI01)을 포함하고, 대응하는 제1그로벌 입출력선(GI02,GI09)에 대응하는 제1입출력선군에 포함되는 복수의 제1입출력선(L2a,L2b; L9a,L9b)중 어느것을 선택적으로 접속하는 각 상기 복수의 제1메모리 어레이(AR2-AR9)에 대응하게 제공되는 복수의 제1스위치 수단(S2a,S2b; S9a,S9b)을 포함하고, 그리고 상기 제2그로벌 입출력선(GI01)에 상기 제2입출력선군에 포함되는 복수의 제2입출력선(L1a,L1b)중 어느것을 선택적으로 접속하느 상기 제2메모리 어레이(AR1)에 대응하게 제공되는 제2스위치 수단 (S1a,S1b,S1c)을 포함하는 반도체 기억장치.
  4. 제3항에 있어서, 각 제1입출력선군에 포함되는 각 복수의 제1입출력선(L2a,L2b,L9a,L9b)은 인접한 2개 블록(B1,B2; B3; B4)에 공통으로 제공되고, 그리고 상기 제2입출력선군에 포함되는 각 복수의 제2입출력선(L1a,L1b)은 인접한 2개 블록(B1a,B2a; B1b,B2b)에 공통으로 제공되는 반드체 기억장치.
  5. 제4항에 있어서, 각 제1메모리 어레이(AR2-AR9)의 블록(B1-B4)의 각 상기 제1수는, 제1메모리셀의 상기 복수의 열에 대응하게 제공되어 대응하는 열에 제1메모리셀에 접속되는 복수의 비트선(BL,)과, 제1메모리셀의 상기 복수의 행에 대응하게 제공되어 그리고 제1메모리셀의 대응하는 행에 접속되는 복수의 워드선(WL1-WL256; WL257-WL512)을 포함하고 그리고, 상기 제2메모리 어레이(AR1)의 블록(BL1a,BL1b; BL2a,BL2b)의 각 상기 제2수는 제2메모리셀의 상기 복수의 열에 대응하여 제공되어 제2메모리셀의 대응하는 열에 각각 접속되는 복수의 비트선(BL,)과, 제2메모리셀의 상기 복수의 행에 대응하게 제공되어 그리고 제2메모리셀의 대응하는 행에 각각 접속되는 복수의 워드선(WL1-WL256; WL257-WL512)을 포함하고 그리고 상기 복수의 비트선은 복수의 비트선쌍(BL,)형성하고 그리고 각 비트선쌍은 대응하는 제2입출력선에 결합되는 반도체 기억장치.
  6. 제5항에 있어서, 각 상기 복수의 제1입출력선(L2a,L2b; L9,L9b)은 제1과 제2입출력선쌍(LI00,LI01)을 포함하고, 상기 제1입출력선쌍(LI00)은 대응하는 블록의 모든 다른 비트선쌍(BL,)에 결합되고, 상기 제2입출력선쌍(L100)은 대응하는 블록의 잔존 모든 다른 비트선쌍(BL,)에 결합되고, 각 상기복수의 제2입출력선(L1a,L1b)은 제1과 제2입출력선쌍(LI00,LI01)을 포함하고, 상기 제1입출력선쌍(LI00)은 대응하는 블록의 모든 다른 비트선쌍(BL,)에 결합되고, 그리고 상기 제2입출력선쌍(LI01)은 대응하는 블록의 잔존하는 모든 라인 비트선쌍(BL,)에 결합되는 반도체 기억장치.
  7. 제5항에 있어서, 상기 어드레싱 수단은 각 열에 제공되고 제2메모리 어레이(AR1)의 상기 대응하는 제1메모리 어레이(AR2-AR5; AR6-AR9)의 복수의 비트선쌍(BL,)중 어느것을 선택하는 상기 제2메모리 어레이(AR1)의 대응하는 부분과 각 열에 배열되는 제1메모리 어레이(AR2-AR5; AR6-AR9)에 공통으로 제공되는 복수의 선택수단(CD1,CD2)을 포함하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 복수의 제1메모리 어레이(AR2-AR9)는 영역을 형성하는 제1메모리 어레이에 제공되고, 상기 복수의 선택수단(CD1,CD2)은 영역을 형성하는 상기 제1메모리 어레이의 한단부 인근영역을 형성하는 선택수단에 제공되고, 그리고 상기 제2메모리 어레이(AR1)는 영역을 형성하는 상기 제1메모리 어레이의 다른 단부 인근영역을 형성하는 제2메모리 어레이에 제공되는 반도체 기억장치.
  9. 제5항에 있어서, 각 열의 제1메모리 어레이(AR2-AR5; AR6-AR9)는 제1과 제2군으로 분할되고, 상기 제2메모리 어레이(AR2)의 블록(B1a,B1b; B2a,B2b)은 상기 제1과 제2군에 대응하는 2개군으로 분할되고, 그리고 각 상기 복수의 선택수단은 상기 제1군에 속하는 제1선택수단(CD1; CD2)과 상기 제2군에 속하는 제2선택수단(CD3; CD4)을 포함하는 반도체 기억장치.
  10. 제9항에 있어서, 제1메모리 어레이(AR2,AR3; AR8,AR9)의 상기 제1군은 영역을 형성하는 제1메모리 어레이에 제공되고, 메모리 어레이(AR,AR5; AR6,AR7)의 상기 제2군의 영역을 형성하는 제2메모리 어레이에 제공되고, 상기 제1과 제2선택수단(CD1,CD2; CD3,CD4)은 영역을 형성하는 상기 제1과 제2메모리 어레이 사이에 영역을 형성하는 선택수단에 제공되고, 상기 제1군에 속하는 상기 제2메모리 어레이의 상기 대응하는 부분(AR1A)는 영역을 형성하는 상기 제1메모리 어레이에 관련되는 영역을 형성하는 상기 선택수단에 대향하는 측에 영역을 형성하는 제3메모리 어레이에 제공되고, 그리고 상기 제2군에 속하는 상기 제2메모리 어레이의 상기 대응하는 부분(AR1B)는 영역을 형성하는 상기 제2메모리 에레이에 관련되는 영역을 형성하는 상기 선택수단에 대향하는 쪽에 영역을 형성하는 제4메모리 어레이에 제공되는 반도체 기억장치.
  11. 제1항에 있어서, 사이클의 제3수를 가지는 제1리프레쉬 동작과 사이클의 제4수를 가지는 제2리프레쉬 동작을 선택적으로 실행할 수 있는 리프레쉬 수단(15)와, 상기 제4수는 상기 제3수보다 더 작고, 행의 상기 제3수에 배열되는 각 상기 복수의 제1메모리 어레이(AR2-AR9)에 포함되는 복수의 제1메모리셀(MC)와 그리고, 행의 상기 제4수에 배열되는 상기 제2메모리 어레이(AR1)에 포함되는 복수의 제2메모리셀(MC)을 더욱 포함하는 반도체 기억장치.
  12. 제1항에 있어서, 상기 적어도 2개 열은 2m열이고, 그리고 m은 양의 정수를 표시하고, 상기 제1수는 4mm이고 n은 양의 정수를 표시하고, 그리고 상기 제2는 2n인 반도체 기억장치.
  13. 제1과 제2쌍의 측면을 가지고 상기 제1쌍의 측면은 거의 평행이고 상기 제2쌍의 측면은 거의 평행으로 되는 반도체 칩(10)에 형서되는 반도체 기억장치에 있어서, 양의 정수를 표시하는 m으로 상기 제2쌍의 측면과 평행으로 2m선으로 배열되는 복수의 제1메모리 어레이(AR2-AR9)와, 제2메모리 어레이(AR1)와, 상기 제2메모리 어레이와 평행의 각 상기 제1메모리 어레이를 액세스하는 어드레싱 수단(RD1-RD5,CD1,CD2)을 구비하고, 각 상기 복수의 제1메모리 어레이(AR2-AR9)는 복수의 열과 복수의 행으로 배열되는 메모리셀(MC)을 포함하는 양의 정수를 표시하는 n으로 상기 제2쌍의 측면과 평행으로 배열되는 4mm블럭(B1-B4)으로 분할되고, 상기 제2메모리 어레이(AR1)는 제1메모리 어레이(AR2-AR9)의 상기 2m선의 각 열로 정렬되는 메모리셀(MC)의 복수의 열을 포함하고, 상기 제2쌍의 측면과 평행으로 배열되는 2m 블럭(B1a,B1b; B2a,B2b)으로 분할되며, 상기 각 4mm블럭(B1-B4)에 포함되고, 같은수의 행으로 배열된 상기 2m 블록(B1a,B1b; B2a,B2b)의 각각에 포함되는 상기 메모리셀을 구비한 반도체 메모리 장치
  14. 제13항에 있어서, 상기 어드레싱 수단(RD1-RD4,CD1,CD2)은 상기 복수의 제1메모리 어레이(AR1-AR9)와 상기 제2메모리 어레이(AR1)의 상기 분할동작을 제어하는 반도체 기억장치.
  15. 상기 1쌍의 평행측면보다 긴 제1쌍평행 측면과 제2쌍평행측면을 가지는 거의 직사각형의 반도체 칩상에 형성된 반도체 메모리 장치에 있어서, 상기 제2쌍 평행측면에 평행으로 각열을 적어도 2개의 열로 배열되고, 복수의 열과 복수의 행으로 배열된 복수의 제1메모리셀을 포함하며, 분할동작을 위해 제1수의 블록으로 분할하는 복수의 제1메모리 어레이(AR2-AR9)를 구비하고, 각 제1수의 블록의 제1메모리셀의 열을 상기 제1쌍 평행측면에 평행으로 되고, 복수의 열과 복수의 행으로 배열되는 복수의 제2메모리셀을 포함하고, 분할동작을 위해 제2수의 블록으로 분할되는 제2메모리 어레이(AR1)를 구비하고, 상기 제2메모리셀의 복수의 열은 상기 제1메모리 어레이(AR2-AR9)의 적어도 2개의 열에서 상기 복수의 제1메모리셀의 복수의 열과 한줄로 되고, 각 제2수의 블록의 제2메모리셀의 열은 상기 제1쌍의 평행측면에 평행으로 되며, 평행으로 상기 복수의 제1메모리 어레이와 상기 제2메모리 어레이를 억세스하는 어드레스수단(RD1-RD5,CD1,CD2)과, 상기 제2블럭수는 상기 제1블럭수의 반수이하이고, 각 제1수의 블록에서의 제1메모리셀의 행의 수와 각 상기 제2수의 블록에서 제2메모리셀의 행의 수는 같은 반도체 메모리 상치.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012790B1 (ko) * 1993-12-29 1996-09-24 현대전자산업 주식회사 옵션 처리를 이용한 리페어 효율 증가 회로
JP3666671B2 (ja) 1994-12-20 2005-06-29 株式会社日立製作所 半導体装置
KR100211760B1 (ko) * 1995-12-28 1999-08-02 윤종용 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로
KR100203145B1 (ko) * 1996-06-29 1999-06-15 김영환 반도체 메모리 소자의 뱅크 분산 방법
JP3964491B2 (ja) * 1997-03-25 2007-08-22 株式会社ルネサステクノロジ 半導体記憶装置及び半導体記憶装置の欠陥救済方法
US5973986A (en) * 1998-02-05 1999-10-26 Lsi Logic Corporation Memory device including a column decoder for decoding five columns
KR100326944B1 (ko) * 2000-01-10 2002-03-13 윤종용 향상된 입/출력 라인 구조를 갖는 반도체 메모리 장치
JP4782302B2 (ja) * 2001-04-18 2011-09-28 富士通セミコンダクター株式会社 半導体記憶装置
JP4757607B2 (ja) * 2005-11-08 2011-08-24 富士通セミコンダクター株式会社 半導体メモリ
JP2010257552A (ja) * 2009-04-28 2010-11-11 Elpida Memory Inc 半導体記憶装置
US20110091702A1 (en) * 2009-10-21 2011-04-21 Andrew Peter Pohl Composite Products and Methods for Manufacturing

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960001106B1 (ko) * 1986-12-17 1996-01-18 가부시기가이샤 히다찌세이사꾸쇼 반도체 메모리
JPS63225991A (ja) * 1987-03-16 1988-09-20 Hitachi Ltd 半導体記憶装置
JP2567855B2 (ja) * 1987-03-30 1996-12-25 株式会社東芝 半導体記憶装置
EP0317666B1 (en) * 1987-11-23 1992-02-19 Koninklijke Philips Electronics N.V. Fast operating static ram memory with high storage capacity

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