Claims (7)
반도체 기억소자의 다비트 데이타 출력 장치에 있어서, 출력하고자 하는 데이타를 검색하는 데이타 검색회로와, 두개 이상의 데이타 출력 버퍼를 통해 출력하고자 하는 데이타가 하이 데이타로 동일한 경우에 일정한 시간차를 두고 데이타 출력 버퍼가 순차적으로 데이타를 출력할 수 있도록 풀-업 드라이버단에 지연회로를 포함하는 두개 이상의 데이타 출력 버퍼로 구성되는 것을 특징으로 하는 데이타 출력 장치.In a multi-bit data output device of a semiconductor memory device, a data retrieval circuit for retrieving data to be output and a data output buffer are sequentially provided with a predetermined time difference when the data to be output through two or more data output buffers is the same as high data. A data output device comprising two or more data output buffers including a delay circuit at a pull-up driver stage to output data.
제1항에 있어서, 상기 데이타 검색회로는, 데이타 출력 버퍼로 출력하고자 하는 리드 데이타(DOa, DOb)를 입력으로 하여 제1출력(AA)을 출력하는 낸드 게이트(NAND Gate)와, 데이타 출력 버퍼로 출력하고자 하는 리드 데이타((DOa, DOb)를 입력으로 하여 제2출력(BB)을 출력하는 노아 게이트(NOR Gate)로 구성되는 것을 특징으로하는 데이타 출력 장치.The data search circuit of claim 1, wherein the data retrieval circuit includes a NAND gate that outputs a first output AA by using read data DOa and DOb to be output to a data output buffer, and a data output buffer. And a NOR gate for outputting the second output BB as the input of the read data (DOa, DOb) to be output.
제1항에 있어서, 상기 일정한 지연시간을 갖도록 지연회로를 포함하는 데이타 출력 버퍼의 풀-업 드라이버단은, 리드 데이타(DOa)에 의해 출력된 풀-업 리드 데이타(PUa)를 일정시간 지연시키는 지연회로(34)와, 상기 데이타 검색회로의 출력(AA)을 반전시킨 신호와 상기 지연회로에 의해 지연된 풀-업 리드 데이타(PUa) 지연신호를 입력으로 하는 제1논리 게이트(G1)와, 상기 제1논리 게이트(G1)의 출력 신호와 풀-업 리드 데이타(PUa)가 반전된 신호를 입력으로 하는 제2논리 게이트(G2)와, 상기 제2논리 게이트(G2)의 출력에 의해 게이트가 제어되는 풀-업 트랜지스터(G3)로 구성되는 것을 특징으로 하는 데이타 출력 장치.The pull-up driver stage of the data output buffer including the delay circuit to delay the pull-up read data PUa output by the read data DOa for a predetermined time. A first logic gate G1 for inputting a delay circuit 34, a signal inverting the output AA of the data retrieval circuit and a pull-up read data PUa delay signal delayed by the delay circuit; A second logic gate G2 which receives an output signal of the first logic gate G1 and a signal in which the pull-up read data PUa is inverted, and a gate of which is output by the output of the second logic gate G2. And a pull-up transistor (G3) in which is controlled.
반도체 기억소자의 다비트 데이타 출력 장치에 있어서, 출력하고자 하는 데이타를 검색하는 데이타 검색회로와, 두개 이상의 데이타 출력 버퍼를 통해 출력하고자 하는 데이타가 로우 데이타로 동일한 경우에 일정한 시간차를 두고 데이타 출력 버퍼가 순차적으로 데이타를 출력할 수 있도록 풀-다운 드라이버단에 지연회로를 포함하는 두개 이상의 데이타 출력 버퍼로 구성되는 것을 특징으로 하는 데이타 출력 장치.In a multi-bit data output device of a semiconductor memory device, a data retrieval circuit for retrieving data to be output, and a data output buffer are sequentially provided with a predetermined time difference when the data to be output through two or more data output buffers is the same as raw data. 2. A data output device comprising two or more data output buffers including a delay circuit at a pull-down driver stage for outputting data.
제4항에 있어서, 상기 데이타 검색회로는, 데이타 출력 버퍼로 출력하고자 하는 리드 데이타(DOa, DOb)를 입력으로 하여 제1출력(AA)을 출력하는 낸드 게이트(NAND Gate)와, 데이타 출력 버퍼로 출력하고자 하는 리드 데이타((DOa, DOb)를 입력으로 하여 제2출력(BB)을 출력하는 노아 게이트(NOR Gate)로 구성되는 것을 특징으로하는 데이타 출력 장치.The data retrieval circuit according to claim 4, wherein the data retrieval circuit includes a NAND gate for outputting a first output AA by inputting read data DOa and DOb to be output to a data output buffer, and a data output buffer. And a NOR gate for outputting the second output BB as the input of the read data (DOa, DOb) to be output.
제4항에 있어서, 상기 일정한 지연시간을 갖도록 지연회로를 포함하는 데이타 출력 버퍼의 풀-다운 드라이버단은, 리드 데이타(DOa)에 의해 출력된 풀-다운 리드 데이타 (PDa)를 일정시간 지연시키는 지연회로(35)와, 상기 데이타 검색회로의 출력(BB)을 반전시킨 신호와 상기 지연회로에 의해 지연된 풀-다운 리드 데이타(PDa) 지연신호를 입력으로 하는 제3논리 게이트(G4)와, 상기 제3논리 게이트(G4)의 출력 신호와 풀-다운 리드 데이타(PDa)가 반전된 신호를 입력으로 하는 제4논리 게이트(G5)와, 상기 제4논리 게이트(G5)의 출력에 의해 게이트가 제어되는 풀-다운 트랜지스터(G6)로 구성되는 것을 특징으로 하는 데이타 출력 장치.The pull-down driver stage of the data output buffer including the delay circuit to delay the pull-down read data PDa output by the read data DOa for a predetermined time. A third logic gate G4 for inputting a delay circuit 35, a signal inverting the output BB of the data retrieval circuit, a delay signal pull-down read data PDa delayed by the delay circuit, A fourth logic gate G5 that receives an output signal of the third logic gate G4 and a signal in which the pull-down read data PDa is inverted, and a gate of which is output by the output of the fourth logic gate G5. And a pull-down transistor (G6) in which is controlled.
반도체 기억소자의 다비트 데이타 출력 장치에 있어서, 출력하고자 하는 데이타를 검색하는 데이타 검색회로와, 두개 이상의 데이타 출력 버퍼를 통해 출력하고자 하는 데이타 하이 데이타로 동일한 경우에 일정한 시간차를 두고 데이타 출력 버퍼가 순차적으로 데이타를 출력할 수 있도록 지연회로를 포함하는 풀-업 드라이버단과, 두개 이상의 데이타 출력 버퍼를 통해 출력하고자 하는 데이타가 로우 데이타로 동일한 경우에 일정한 시간차를 두고 데이타 출력 버퍼가 순차적으로 데이타를 출력할 수 있도록 지연회로를 포함하는 풀-다운 드라이버단으로 이루어진 두개 이상의 데이타 출력 버퍼로 구성되는 것을 특징으로 하는 데이타 출력 장치.In a multi-bit data output apparatus of a semiconductor memory device, a data search circuit for searching for data to be output and a data output buffer are sequentially arranged with a certain time difference when the data is high data to be output through two or more data output buffers. A pull-up driver stage including a delay circuit for outputting data and a data output buffer may sequentially output data with a predetermined time difference when data to be output through two or more data output buffers is the same as raw data. And two or more data output buffers each having a pull-down driver stage including a delay circuit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.