KR950023000A - Digital element video signal converter using a combination of pixel and line address - Google Patents

Abstract

본 발명은 CCIR(International Radio Consultative Committee) 권고안 656형식의 영상 신호를 2채널 디지탈 인코더의 입력으로 이용할 수 있도록 CCIR 권고안 656을 참고하여 하드웨어로 구현한 것이다.The present invention is implemented in hardware with reference to CCIR Recommendation 656 so that a video signal of the International Radio Consultative Committee (CCIR) Recommendation 656 format can be used as an input of a two-channel digital encoder.

본 발명은 CCIR 656영상신호를 입력하여 이 신호에서 타이밍 기준 신호의 값을 알아내 이 값을 이용하여 화소화 라인 카운터를 작동 시켜 카운터의 출력 신호인 화소와 라인 번지수의 조합을 이용하여 656신호를 동기 신호와 CCIR 601의 데이타로 변환하는 장치를 제공한다.The present invention inputs the CCIR 656 image signal to find the value of the timing reference signal from the signal, and operates the pixelized line counter using this value to generate the 656 signal using a combination of pixel and line address, which are the output signals of the counter. The present invention provides an apparatus for converting a signal into a synchronization signal and data of a CCIR 601.

Description

화소와 라인 번지수의 조합을 이용한 디지탈요소 영상 신호 변환장치Digital element video signal converter using a combination of pixel and line address

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제1도는 본 발명의 주변장치와의 연결구성도,1 is a connection diagram of the peripheral device of the present invention,

제5도는 본 발명에 따른 구성도,5 is a block diagram according to the present invention,

Claims (1)

CCIR 656형식의 영상신호를 입력받아 디코딩된 출력과 멀티 플렉싱 제어신호를 출력하는 디코더(3)와, 상기 CCIR 656형식의 영상신호를 입력받아 상기 해밍 디코더(3)의 인에이블 신호를 제공하는 해밍 디코더 제어회로(4)와, 상기 해밍 디코더(3)와 CCIR 656형식의 영상신호를 입력받아 그중 하나를 선택하여 출력하는 멀티플렉서(5)와, 상기 밀터플렉서(5)의 출력을 2클럭 지연시켜 색상신호를 출력하는 제1 및 제2 플립플롭(11,14)과, 상기 멀티플렉서(5)의 출력을 1클럭 지연시켜 휘도신호를 출력하는 제3플립플롭(13)과, 상기 멀티플렉서(5)의 출력을 입력받아 수평 및 수직 신호와, F비트와 화소 카운터 인에이블 신호를 출력하는 타이밍 기준신호 디코더(10)와, 상기 타이밍 기준신호 디코더(10)로부터 인에이블 신호를 입력받아 화소 어드레스를 출력하는 화소 카운터(27)와, 상기 화소 카운터(27)에서 출력하는 화소 어드레스를 입력받아 수평동기신호, 수평 기준신호, 화소의 홀수 워드와 짝수 워드, 디코더 인에블 신호, 상기 화소 카운터의 리셋신호를 출력하는 화소 디코더(34)와, 상기 타이밍 기준 신호 디코더(10)로부터 반전된 F비트를 제공받아 라인 카운터 인에이블 신호를 출력하는 초기 펄스 발생회로(23)와, 상기 초기 펄스 발생회로(23)으로부터의 인에이블 신호에 따라 라인 어드레스를 출력하는 라인 카운터(28)와, 상기 화소디코더(31)로부터의 수평 기준신호와, 상기 라인 카운터(28)로부터의 라인 어드레스를 입력받아 수직 동기신호를 출력하는 라인 디코더(32)를 구비하는 것을 특징으로 하는 디지탈요소 영상 신호변환장치.A decoder (3) receiving a CCIR 656 format video signal and outputting a decoded output and a multiplexing control signal, and receiving an CCIR 656 format video signal to provide an enable signal of the Hamming decoder (3) The Hamming decoder control circuit 4, a multiplexer 5 which receives the Hamming decoder 3 and a CCIR 656 type video signal, selects one of them, and outputs one of them, and outputs the output of the Milter multiplexer 5. First and second flip-flops 11 and 14 for delaying the output of the color signal, a third flip-flop 13 for outputting the luminance signal by delaying the output of the multiplexer 5 by one clock, and the multiplexer ( A timing reference signal decoder 10 that receives the output of 5) and outputs horizontal and vertical signals, an F bit and a pixel counter enable signal, and an enable signal from the timing reference signal decoder 10 to receive a pixel address; Pixel count to output And a pixel address output from the pixel counter 27 to output a horizontal synchronization signal, a horizontal reference signal, odd and even words of the pixel, a decoder enable signal, and a reset signal of the pixel counter. From the pixel decoder 34, the initial pulse generator circuit 23 for receiving the inverted F bit from the timing reference signal decoder 10 and outputting a line counter enable signal, and from the initial pulse generator circuit 23. A line counter 28 for outputting a line address in accordance with an enable signal, a horizontal reference signal from the pixel decoder 31, and a line address from the line counter 28 to output a vertical synchronization signal; And a decoder (32). ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.