KR950012601A - 반도체 소자의 콘택 형성 방법 - Google Patents

반도체 소자의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 반도체 기판(1)에 게이트절연막(20), 게이트전극(2), 제1절연막(3), 스페이서절연막(4) 및 활성영역이 형성된 MOSFET의 상기 활성영역에 전기적 연결을 위한 콘택 형성방법에 있어서, 전체구조 상부에 제1실리콘막(5)을 형성하는 단계; 상기 제1실리콘막(5)상부에 제2절연막(6)을 형성하여 평탄화한 다음 상기 제2절연막(6)을 소정부위 제거하여 상기 게이트 전극(2) 사이의 제1실리콘막(5)을 노출시키는 단계; 상기 노출된 제1실리콘막(5) 상부에 선택적금속막(7)을 형성하는 단계 ; 상기 제2절연막(6)을 제거한 후 선택적 금속막(7)을 식각장벽막으로 하여 제1실리콘막(5)까지 식각하는 단계; 전체구조 상부에 제2실리콘막(8)을 형성한 다음 상기 제2실리콘막(8)을 이방성 식각방법으로 식각하여 스페이서 실리콘막(8')을 형성하는 단계; 전체 구조 상부에 제3절연막(9)을 형성한 후 마스크 공정으로 상기 선택적금속막(7) 상부의 제3절연막(9)을 식각하여 제2콘택홀을 형성하는 단계; 상기 제2콘택홀 상부에 소정크기의 전도막(10)을 형성하는 단계를 포함하여 이루어져 콘택을 이중으로 형성함으로써 콘택형성시 공정마진을 높이고 콘택과 게이트와의 단락(short)을 방지하는 효과를 얻을 수 있다.

Description

반도체 소자의 콘택 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 다른 실시예에 따른 콘택형성 공정 단면도.
제4A도 내지 제4C도는 본 발명의 또다른 실시예에 따른 콘택형성 공정 단면도.

Claims (4)

  1. 반도체 기판(1)에 게이트 절연막(20), 게이트전극(2), 제1절연막(3), 스페이서 절연막(4) 및 활성영역이 형성된 MOSFET의 상기 활성영역에 전기적 연결을 위한 콘택 형성방법에 있어서, 전체구조 상부에 제1실리콘막(5)을 형성하는 단계; 상기 제1실리콘막(5) 상부에 제2절연막(6)을 형성하여 평탄화한 다음 상기 제2절연막(6)을 소정부위 제거하여 상기 게이트전극(2) 사이의 제1실리콘막(5)을 노출시키는 단계; 상기 노출된 제1실리콘막(5) 상부에 선택적금속막(7)을 형성하는 단계; 상기 제2절연막(6)을 제거한 후선택적 금속막(7)을 식각장벽막으로 하여 제1실리콘막(5)까지 식각하는 단계; 전체구조 상부에 제2실리콘막(8)을 형성한 다음 상기 제2실리콘막(8)을 이방성 식각방법으로 식각하여 스페이서 실리콘막(8')을 형성하는 단계; 전체구조 상부에 제3절연막(9)을 형성한 후 마스크 공정으로 상기 선택적금속막(7)상부의 제3절연막(9)을 식각하여 제2콘택홀을 형성하는 단계; 상기 제2콘택홀 상부에 소정크기의 전도막(10)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  2. 제1항에 있어서, 상기 선택적금속막(7)은 텅스텐(W), 스텐실리사이드(WSi2), 다결정실리콘 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  3. 반도체 기판(1)에 게이트 절연막(20), 게이트전극(2), 제1절연막(3), 스페이서절연막(4) 및 활성영역이 형성된 MOSFET의 상기 활성영역에 전기적 연결을 위한 콘택 형성방법에 있어서, 전체구조 상부에 제1실리콘막(5)을 형성하는 단계; 상기 제1실리콘막(5) 상부에 감광막(11)을 형성한 후 상기 감광막을 소정부위 제거하여 상기 게이트전극(2) 사이의 제1실리콘막(5)을 노출시키는 단계; 전체구조 상부에 전도막(12)을 형성한 다음 상기 감광(11)상부의 전도막(12')과 감광막(11)을 제거하는 단계; 전체구조 상부에 제2실리콘막(8)을 형성한 다음 상기 제2실리콘막(8)을 이방성 식각방법으로 식각하여 스페이서 실리콘막(8')을 형성하는 단계; 전체구조 상부에 제3절연막(9)을 형성한 후 마스크 공정으로 상기 선택적금속막(7) 상부의 제3절연막(9)을 식각하여 제2콘택홀을 형성하는 단계; 상기 제2콘택홀 상부에 소정크기의 전도막(10)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  4. 제3항에 있어서, 상기 전도막(12)은 알루미늄막(Al), 알루미늄(Al)-티타늄(Ti)-알루미늄막(Al)-,알루미늄(Al)-구리막(Cu), 텅스텐막(W), 티타늄막(Ti), 티타늄나이트라이드막(TiN) 중 어느 하나인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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JP6253097A JP2577196B2 (ja) 1993-10-21 1994-10-19 半導体素子のコンタクト形成方法
DE4437761A DE4437761B4 (de) 1993-10-21 1994-10-21 Verfahren zum Bilden eines Kontakts in einer Halbleitervorrichtung
US08/326,871 US5527738A (en) 1993-10-21 1994-10-21 Method for forming contacts in semiconductor devices

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101033347B1 (ko) * 2008-10-14 2011-05-09 주식회사 동부하이텍 이미지센서의 제조방법
KR20230138666A (ko) * 2022-03-24 2023-10-05 황구연 하부 개폐형 혼합기

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6214727B1 (en) 1997-02-11 2001-04-10 Micron Technology, Inc. Conductive electrical contacts, capacitors, DRAMs, and integrated circuitry, and methods of forming conductive electrical contacts, capacitors, DRAMs, and integrated circuitry
JPH10242420A (ja) * 1997-02-27 1998-09-11 Toshiba Corp 半導体装置およびその製造方法
US6080666A (en) * 1999-03-23 2000-06-27 United Microelectronics Corp. Method for increasing landing pad area
US6372640B1 (en) * 2001-07-31 2002-04-16 Macronix International Co., Ltd. Method of locally forming metal silicide layers
US6482738B1 (en) * 2001-11-30 2002-11-19 Macronix International Co., Ltd. Method of locally forming metal silicide layers
DE10212914A1 (de) * 2002-03-22 2003-10-16 Infineon Technologies Ag Herstellungsverfahren für einen Kontakt in einer Halbleiterstruktur und entsprechender Kontakt
CN1301547C (zh) * 2003-12-10 2007-02-21 南亚科技股份有限公司 形成位元线接触窗的方法
TWI355042B (en) * 2007-04-27 2011-12-21 Nanya Technology Corp Method for forming bit-line contact plug and trans
WO2020195992A1 (ja) * 2019-03-28 2020-10-01 東京エレクトロン株式会社 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4648175A (en) * 1985-06-12 1987-03-10 Ncr Corporation Use of selectively deposited tungsten for contact formation and shunting metallization
US4962060A (en) * 1987-03-10 1990-10-09 Advanced Micro Devices, Inc. Making a high speed interconnect system with refractory non-dogbone contacts and an active electromigration suppression mechanism
GB2233494A (en) * 1989-06-26 1991-01-09 Philips Nv Providing an electrode on a semiconductor device
JPH0783066B2 (ja) * 1989-08-11 1995-09-06 株式会社東芝 半導体装置の製造方法
EP0529717A3 (en) * 1991-08-23 1993-09-22 N.V. Philips' Gloeilampenfabrieken Method of manufacturing a semiconductor device having overlapping contacts
US5331116A (en) * 1992-04-30 1994-07-19 Sgs-Thomson Microelectronics, Inc. Structure and method for forming contact structures in integrated circuits

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101033347B1 (ko) * 2008-10-14 2011-05-09 주식회사 동부하이텍 이미지센서의 제조방법
KR20230138666A (ko) * 2022-03-24 2023-10-05 황구연 하부 개폐형 혼합기

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KR970007819B1 (en) 1997-05-17
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